多模導(dǎo)航SoC芯片設(shè)計研究

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摘要：當前多個全球衛(wèi)星導(dǎo)航系統(tǒng)（GNSS）信號的頻率及體制不同，傳統(tǒng)的基于超外差或低中頻架構(gòu)的無線接收機需要在模擬域通過復(fù)雜的模擬電路進行下變頻、濾波、放大、模數(shù)轉(zhuǎn)換等信號處理，且需要多個模擬通道來處理多模信號，這給多模導(dǎo)航一體化soc芯片的設(shè)計帶來了極大的挑戰(zhàn)。針對上述情況，文中基于模擬最小化、數(shù)字最大化的思想，通過芯片內(nèi)部集成高增益射頻放大器、低功耗的高速模數(shù)轉(zhuǎn)換器、低抖動的時鐘鎖相環(huán)以及數(shù)字信號處理的基帶處理及CPU電路，創(chuàng)新性地提出一種基于軟件無線電架構(gòu)的多模導(dǎo)航SoC芯片。然后，進行55nmCMOS工藝電路設(shè)計、版圖設(shè)計、仿真及硅流片驗證。測試結(jié)果表明，文中的SoC芯片具備多模導(dǎo)航功能，定位精度可達到2.5m，授時精度為55.9ns，測速精度為0.06m/s，功耗為81mW，芯片面積大小為6230μm×4480μm。所提出的多模導(dǎo)航SoC芯片與市場主流產(chǎn)品性能相當，可滿足導(dǎo)航系統(tǒng)需求。

關(guān)鍵詞：SoC芯片；多模導(dǎo)航；軟件無線電架構(gòu)；GNSS；無線接收機；信號處理；仿真驗證

隨著集成電路技術(shù)的快速發(fā)展，導(dǎo)航系統(tǒng)終端經(jīng)歷了從第一代的分立器件及模塊為主的多芯片設(shè)計到第二代的導(dǎo)航射頻前端芯片和數(shù)字基帶處理芯片為主的兩片系統(tǒng)設(shè)計，目前已經(jīng)演變成第三代基于導(dǎo)航SoC芯片的單芯片系統(tǒng)設(shè)計[1?4]。單芯片導(dǎo)航SoC芯片內(nèi)部集成了導(dǎo)航射頻前端模擬電路模塊、大規(guī)模的數(shù)字基帶處理以及CPU處理器模塊。目前，大多數(shù)單芯片導(dǎo)航SoC芯片是基于超外差或低中頻的無線接收機架構(gòu)，通過在模擬域進行混頻將接收的射頻導(dǎo)航信號轉(zhuǎn)換成中頻信號；然后經(jīng)過中頻濾波放大，進而通過模/數(shù)轉(zhuǎn)換器ADC將模擬中頻信號轉(zhuǎn)換成對應(yīng)的數(shù)字信號；從而進入基帶處理電路及CPU在數(shù)字域進行數(shù)字信號處理，得到期望的導(dǎo)航電文信息[5?7]。然而這種基于模擬域混頻完成頻率變換的導(dǎo)航SoC在期望滿足多模導(dǎo)航信號的接收時，往往需要多個模擬通道來完成不同模式的導(dǎo)航信號模擬與轉(zhuǎn)換，非常不利于在單片集成。本文基于模擬電路最小化、數(shù)字電路最大化的設(shè)計思想，創(chuàng)新性地提出了一種基于軟件無線電架構(gòu)的多模導(dǎo)航SoC芯片架構(gòu)，通過低功耗高速模數(shù)轉(zhuǎn)換器直接對導(dǎo)航信號進行射頻采樣量化轉(zhuǎn)換，在數(shù)字域完成頻率變換及信號處理。數(shù)字電路隨著集成電路工藝的進步，面積和功耗可以不斷降低，由于內(nèi)部集成了寬帶的射頻放大器和高速ADC，可以對不同模式的導(dǎo)航信號全部進行采樣量化轉(zhuǎn)換，實現(xiàn)了單個模擬通道完成多模導(dǎo)航信號的處理，從而實現(xiàn)了系統(tǒng)終端的最優(yōu)化設(shè)計。

1電路設(shè)計

1.1多模導(dǎo)航

SoC芯片的系統(tǒng)架構(gòu)設(shè)計如圖1所示，本文設(shè)計的高性能多模系統(tǒng)導(dǎo)航SoC芯片內(nèi)部集成高增益射頻放大器、低功耗高速ADC、鎖相環(huán)、數(shù)字下變頻、大規(guī)模的相關(guān)器、16個跟蹤環(huán)路、AMBA總線和外設(shè)等。外圍只需要搭載天線連接低噪聲放大器（LNA）、聲表射頻濾波器（SAW）、時鐘和電源，即可構(gòu)成多模導(dǎo)航系統(tǒng)終端，實現(xiàn)實時位置及時間信息的獲取[8]。圖1多模導(dǎo)航SoC芯片的系統(tǒng)架構(gòu)

1.2寬帶射頻放大器的設(shè)計

導(dǎo)航SoC芯片中的射頻放大器主要完成導(dǎo)航信號的低噪聲放大，使得微弱的導(dǎo)航信號及噪聲放大到ADC可以完成量化的信號電平值[9]。不同模式導(dǎo)航信號的頻率差異較大，為了滿足北斗、GPS、GlONASS等導(dǎo)航信號的射頻放大要求，該射頻放大器的帶寬設(shè)置為1.1~1.7GHz，增益設(shè)計為38dB。本文設(shè)計的射頻放大器結(jié)構(gòu)如圖2所示。放大器包括三級放大器電路和一級輸出驅(qū)動電路，在第一級的輸入中還加入了寬帶匹配電路，寬帶匹配電路全部在片上實現(xiàn)。

1.3低功耗高速模數(shù)轉(zhuǎn)換器

ADC的設(shè)計射頻采樣ADC主要完成射頻信號的采樣量化，將模擬信號轉(zhuǎn)換成對應(yīng)的數(shù)字信號，提供給后端的數(shù)字基帶處理電路進行處理。該模塊的主要難點是射頻采樣，由于要量化的信號頻率高達1.5GHz以上，如果采用低通奈奎斯特ADC需要轉(zhuǎn)換時鐘超過3GHz，這在具體的電路實現(xiàn)上是十分困難的，而且電路實現(xiàn)所需的功耗、面積較大，也是十分不經(jīng)濟的。導(dǎo)航信號的帶寬一般在幾十兆赫茲以內(nèi)，本文根據(jù)帶通奈奎斯特采樣定律，采用欠采樣的ADC來完成采樣量化轉(zhuǎn)換，實現(xiàn)具體的電路功能。該ADC的模擬全功率輸入帶寬要包括各模式下的導(dǎo)航信號頻率，同時要具有足夠的動態(tài)范圍。為了系統(tǒng)抗飽和的要求，該射頻采樣ADC要實現(xiàn)的具體技術(shù)指標為7bit/250MSPS，模擬輸入帶寬為2.5GHz，功耗低于10mW。本文設(shè)計的高速ADC結(jié)構(gòu)框圖如圖3所示，該ADC采用的是典型的逐次逼近SARADC架構(gòu)。從圖3結(jié)構(gòu)框圖可知，該ADC可劃分成如下電路子模塊：寬帶采樣保持電路、非二進制權(quán)重電容DAC電路、動態(tài)比較器和鎖存輸出電路、逐次逼近控制邏輯電路和開關(guān)電容陣列控制邏輯產(chǎn)生電路、輸出控制和驅(qū)動電路、時鐘放大和處理模塊、基準產(chǎn)生和偏置電路等[10?11]。

1.4高性能時鐘鎖相環(huán)的設(shè)計

在導(dǎo)航SoC芯片中，鎖相環(huán)主要用于ADC、基帶處理及CPU的系統(tǒng)時鐘。由于ADC直接對射頻信號完成采樣量化，時鐘信號的質(zhì)量將限制轉(zhuǎn)換后數(shù)字信號的信噪比，因此本文SoC芯片中需要設(shè)計一個低噪聲、性能穩(wěn)定的鎖相環(huán)。本文設(shè)計的倍頻鎖相環(huán)結(jié)構(gòu)框圖如圖4所示。該鎖相環(huán)由鑒相器（PhaseDetector）、電荷泵（Cpump）、環(huán)路濾波器、四級壓控差分振蕩器、相位內(nèi)插器、電壓調(diào)節(jié)器、時鐘選擇器、分頻器和測試電路等組成。采用1.2V/2.5V雙電源供電，其中1V主要給鑒相器、分頻器等數(shù)字電路供電；2.5V電源提供給電壓基準源，產(chǎn)生出電荷泵、環(huán)路濾波器、壓控振蕩器、相位內(nèi)插器等模塊所需的工作電壓。

1.5數(shù)字處理電路的設(shè)計

多模導(dǎo)航SoC芯片的數(shù)字電路如圖5所示，主要包括數(shù)字基帶處理電路及CPU處理器電路兩大部分。數(shù)字基帶處理電路主要完成數(shù)字混頻、數(shù)字濾波及相關(guān)處理等操作，以實現(xiàn)捕獲和跟蹤功能。從數(shù)字化的電磁波信息中解析出衛(wèi)星發(fā)射的導(dǎo)航電文，CPU及外設(shè)、總線等承載著軟件的運行，并賦予芯片與外界通信的能力。軟件運行在CPU上，讀取基帶解析出的導(dǎo)航電文，計算得到芯片的位置、速度、時間等信息，并通過NMEA協(xié)議從UART串行口輸出[12?13]。

2版圖設(shè)計

本文設(shè)計的多模導(dǎo)航芯片采用55nmCMOS工藝設(shè)計實現(xiàn)，模擬部分采用全定制的版圖設(shè)計方法，放置在芯片的左下角，從左到右依次為射頻放大器、ADC和PLL；數(shù)字部分采用大規(guī)模數(shù)字電路的自動布局布線的版圖設(shè)計方法[14]。導(dǎo)航SoC芯片的版圖如圖6所示，芯片整體面積大小為6230μm×4480μm。

3測試結(jié)果

根據(jù)上述方案實現(xiàn)的多模導(dǎo)航SoC芯片采用數(shù)模混合集成電路的設(shè)計技術(shù)，并結(jié)合超深亞微米VLSI設(shè)計技術(shù)，不僅在功能上全面達到了設(shè)計要求，同時在芯片功耗、面積、可測性及使用靈活性方面也獲得了良好的效果。基于該導(dǎo)航SoC芯片的系統(tǒng)終端測試平臺，綜合考慮結(jié)構(gòu)、環(huán)境適應(yīng)性、可靠性、電磁兼容性、長期穩(wěn)定性等綜合因素，所設(shè)計的導(dǎo)航SoC芯片系統(tǒng)的測試終端如圖7所示，實際路測結(jié)果如圖8所示。導(dǎo)航SoC芯片的技術(shù)指標與目前市場主流導(dǎo)航芯片產(chǎn)品性能對比如表1所示。

4結(jié)論

基于軟件無線電架構(gòu)的多模導(dǎo)航SoC芯片通過對接收到的衛(wèi)星導(dǎo)航信號直接射頻采樣量化轉(zhuǎn)換成對應(yīng)的數(shù)字信號，在數(shù)字域完成頻率變換，通過單個模擬接收通道處理多個不同頻率不同制式的導(dǎo)航信號，極大地降低了模擬電路的規(guī)模。該導(dǎo)航SoC芯片通過軟件配置可實現(xiàn)單GPS、單北斗及GPS/北斗的雙模衛(wèi)星信號的射頻接收、基帶處理、電文解析、協(xié)議處理，能夠滿足用戶定位、授時及測速等需求。該導(dǎo)航SoC芯片與市場主流的SoC芯片性能相當，目前已經(jīng)開展產(chǎn)業(yè)化應(yīng)用，隨著市場開拓，其將極大地促進導(dǎo)航產(chǎn)業(yè)的健康發(fā)展，推進我國衛(wèi)星導(dǎo)航技術(shù)的國際化以及核心芯片的國產(chǎn)化。

作者：孫金中 付秀蘭 高艷麗 單位：安徽芯紀元科技有限公司