汽車綜合性能改變論文

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可編程邏輯器件(PLD)如FPGA和CPLD等提供了最大的硬件靈活性。由于這些器件具有可重編程的特性，開發(fā)者得以享受從原型一直到生產階段隨時更新設計的便利。由于PLD設計通過軟件位流來進行編程，因而使快速設計修改變得容易而直接，且不存在NRE或掩膜成本。

由于PLD在邏輯密度和封裝遷移方面均具有可伸縮性，因此它們允許設計者進行全面的修改而仍保持正確的引腳和邏輯密度。這可實現(xiàn)出色的單位邏輯價格成本點和針對每個設計專門定制的引腳數(shù)量。PLD設計由硬件描述語言(HDL)組成，以實現(xiàn)面向嵌入式處理器的邏輯和C源文件。這些設計源文件可用于實現(xiàn)和重配置任何PLD任意次數(shù)。設計者還可利用已有設計或設計的特定部分在新項目中重用。這種可伸縮性和代碼的重用性避免了產品過時淘汰并可降低成本，因為開發(fā)者可以快速和輕易升級其設計，使之面向最新的低成本器件。我們發(fā)現(xiàn)在汽車設計領域有一個普遍的誤解，就是以為FPGA對于生產而言太貴了。5年以前，100萬系統(tǒng)門售價在45美元左右。今天，同樣的100萬系統(tǒng)門器件售價不足10美元，而更小的10萬系統(tǒng)門售價不足3美元，從而允許將多個組件大規(guī)模集成到單個器件內。現(xiàn)在已完全能夠將FPGA納入全面生產并達到汽車市場所要求的系統(tǒng)成本目標。

PLD的可編程特性還提供了其他的優(yōu)勢——車內可編程性和重編程性。設備車內可編程性支持在產品部署后也可對其算法和功能進行升級。由于目前的遠程信息處理和視頻圖像識別系統(tǒng)還處在研究與開發(fā)的早期階段，因此現(xiàn)場可升級的能力將會是一種至關重要的資產。隨著技術——如圖像處理算法——隨時間而改進，硬件升級將可在大約幾分鐘內完成，而無須重新設計ASSP或設計一款新的電路板。

例如，在儀表組和中心堆疊顯示設計中，LVDS（低壓差分信號）收發(fā)器已為汽車設計者提供了實現(xiàn)平板顯示器(FPD)應用所需的低噪聲、高速信號接口。最近，RSDS（低擺幅差分信號）信號接口已被各家顯示器制造商采用。這種新的信號傳輸技術比LVDS具有許多優(yōu)點，包括較低動態(tài)功耗、進一步降低的輻射EMI、減小的總線寬度、高噪聲抑制和高吞吐率，PLD的動態(tài)特性再一次為開發(fā)者帶來優(yōu)選優(yōu)勢。PLD支持眾多I/O信號標準，為開發(fā)者提供在其設計中整合新興技術如RSDS等的選擇。通過快速適應變化的標準和采用最新及最大的技術，公司可為自己創(chuàng)造上市時間優(yōu)勢，確保對任何競爭對手保持優(yōu)勝。

在汽車設計的可靠性方面，有許多因素需要考慮。雖然ISO-TS16949認證早已為市場所知，設計者仍需更深入一步了解。許多公司通過第三方分包商進行生產。設計者必須確保供應商本身是經(jīng)過認證的。否則，該提供商的設計和操作流程即未達到工業(yè)標準。在汽車遠程信息處理應用中，AEC-Q100汽車IC應力測試鑒定與PPAP文檔化也是必須遵循的。

回到技術方面，使用PLD還將提高可靠性。雖然LVDS發(fā)射器與接收器配對在市場上早有供貨，但采用PLD可讓開發(fā)者將收發(fā)器集成在單個器件內。PLD不僅提供了各種集成信號傳輸功能，而且還集成了源和終端電阻。通過消除大量分立元件，設計者可以減少元件數(shù)量，從而簡化PCB，實現(xiàn)可靠得多的信號傳輸結構。最終結果將是一個更加成本有效和可靠的系統(tǒng)。

PLD不僅可集成信號傳輸能力，而且還提供了將整個系統(tǒng)包含在單個可編程器件上的能力，這也包括處理器。通過將整個設計放在單個芯片上，設計者可以減少電路板上的元件數(shù)量及相關連接，從而構成一個可伸縮、便攜和可靠的系統(tǒng)。例如，色溫是車載顯示器開發(fā)者需要面對的許多圖像增強問題之一。世界上的不同區(qū)域對色溫優(yōu)選參數(shù)的要求不同。通過使用PLD創(chuàng)建一種可伸縮的色溫調節(jié)解決方案，該解決方案可在許多地理區(qū)域內使用，支持多種顯示器類型，只需針對地理上優(yōu)選的色溫設置進行微小的調節(jié)。平臺可伸縮性和設計可靠性絲毫未減，同時還可以節(jié)省成本。

大多數(shù)PLD具有內置時鐘調理功能，以便進行占空比校正和時鐘管理，以允許進行時鐘控制。時鐘管理器被安置在內部專門的低畸變線上，以實現(xiàn)精確的全局性時鐘信號。這種時鐘提供了高速時鐘設計的完整解決方案，例如圖像處理所需要的那些設計。抗畸變的內部和外部時鐘消除了時鐘分布延遲并提供了高分辨率相移。這些時鐘還具有靈活的頻率綜合功能，可生成輸入時鐘頻率分數(shù)或整數(shù)倍的時鐘頻率。可靠的時鐘管理系統(tǒng)對時序和控制電路滿足不斷增長的顯示需求非常有用。

圖像縮放需求同樣可以采用PLD來解決。以實時圖像尺寸調整為例。線路緩沖器和系數(shù)組可通過塊RAM來實現(xiàn)。其它所有東西，包括垂直和水平乘法器、加法樹、定序器與控制等，可使用PLD內的基本邏輯結構來實現(xiàn)。同時垂直和水平乘法器之間無需進行中間緩沖，因而不存在幀延遲。

目前許多汽車遠程信息處理應用需要高性能視頻和圖像處理能力。PLD擁有大量特性，使得它們特別適合處理各種應用，如導航系統(tǒng)和后座娛樂/視頻等，純粹從架構角度來看，采用PLD將提供各種性能優(yōu)勢。例如，F(xiàn)PGA中的分布式RAM用于存儲DSP系數(shù)和FIR濾波器，可提供高存儲器帶寬。雙端口塊RAM針對數(shù)據(jù)緩沖和存儲進行了優(yōu)化，并可用于FFT等應用。使用由嵌入式乘法器和累加器構建的MAC，PLD還可每秒執(zhí)行幾十億次MAC運算。PLD中的大量乘法器還可用于創(chuàng)建并行乘法器陣列，支持復雜的高性能DSP任務，而傳統(tǒng)的DSP只能限于執(zhí)行串行處理。嵌入式SRL16由寄存器和LUT構成，支持多通道數(shù)據(jù)路徑的高效實現(xiàn)。通過支持構建高效的時分復用(TDM)硬件結構，它們還可極大地提高FPGA計算強度。

簡單使用PLD，開發(fā)者可以充分利用其靈活架構和分布式DSP資源，如查找表(LUT)、寄存器、乘法器和存儲器等。通過遍布器件的分布式DSP資源、分段式布線和組件使用，F(xiàn)PGA可以使算法在器件中最佳地實現(xiàn)。例如，設計者可以調整陣列的尺寸，使之適合準確的計算要求，特別適用于對圖像進行計算。計算可以對幾組像素進行，例如對離散余弦變換(DCT)塊和圖像中的其它塊進行計算，而不必順序掃描整個圖像。而且由于處理可以實時完成，因此使用PLD時緩沖像素值對存儲器的需求減少。

盡管傳統(tǒng)的可編程DSP可滿足寬范圍的應用，但其具有自己的限制。例如，傳統(tǒng)DSP受其架構束縛，具有固定數(shù)據(jù)寬度和有限的MAC單元，因此其串行處理方式限制了其數(shù)據(jù)吞吐率。這迫使系統(tǒng)必須以較高的時鐘頻率運行，以提高數(shù)據(jù)吞吐率，但卻產生了一系列挑戰(zhàn)。同時，它采用多個DSP來滿足帶寬需求，產生功耗和電路板空間問題。通過使用PLD，設計者可以實現(xiàn)更高性能、高質量、實時顯示器挑戰(zhàn)所需的定制解決方案。PLD憑借其靈活架構和DSP資源，可同時支持串行和并行處理。通過選用并行處理，系統(tǒng)具有了在單個時鐘周期內最大化其數(shù)據(jù)吞吐率的潛力。再次，設計者可以調整陣列的尺寸以適應特定的處理需求。