電路設計與實現分析

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1跟蹤解調電路的數學模型

本設計采用延遲鎖定環(DLL)和科斯塔斯環(Costas)分別作為跟蹤解調電路中偽碼跟蹤環路和載波跟蹤環路的數學模型。擴頻信號的同步具體包括:捕獲和跟蹤。捕獲是完成對信號的粗同步,使偽碼相位對齊到半個碼片之內,載波多普勒頻移落在一個多普勒頻移單元之內。跟蹤環路又分偽碼跟蹤環和載波跟蹤環。偽碼跟蹤環可跟蹤由于載體與發射機相對運動引發的偽碼相位偏移,載波跟蹤環則對載波相位和載波多普勒頻移實現跟蹤。原理框圖如圖1所示。具體設計實現過程中,首先將輸入信號與本地載波相乘實現載波分離,然后分別與超前、滯后和對準支路的偽碼相乘進行解擴,并通過積分累加器來提高信噪比,同時濾除高頻分量。其中偽碼跟蹤環采用超前和滯后能量差檢測器(DLL),載波跟蹤環采用四相反正切鑒相器(PLL),得到的偽碼和載波相位誤差通過環路濾波器實時反饋到偽碼和載波DCO,用以調整偽碼和載波DCO的頻率最終來達到減小誤差的目的。

2跟蹤解調電路設計

2.1信號相關處理電路設計。信號相關處理電路主要負責建立載波DCO、偽碼DCO、乘法器和碼相關及積分清洗電路,用來完成對高頻信號的過濾,并產生處理器所需要的數據。2.2NiosII軟核處理器設計。NiosII軟核處理器的作用是配合相關處理單元實現環路跟蹤算法,其通過QuartusII軟件中集成的軟核設計軟件SOPCBuilder設計實現,主要包括CPU、片上存儲器、串行調試接口JTAGUART、地址線address、雙向數據線data、讀寫控制線r_w、中斷輸出線interupt。設計完成后可作為自定義元件,在QuartusII中調用。2.3處理器外圍接口設計。外圍接口電路是連接處理器與外圍邏輯單元的橋梁,在該設計中其主要負責在控制信號的作用下完成外圍邏輯電路與NiosII處理器間的數據交互,以實現擴頻信號跟蹤解調電路的完整功能。

3環路跟蹤算法軟件設計

3.1算法的總體流程。擴頻信號跟蹤解調電路中,環路跟蹤算法主要是接收并處理相關器的累加值,以完成鑒頻、鑒相和濾波、載波和碼DCO控制量的調節等功能。3.2偽碼跟蹤環路算法設計偽碼跟蹤算法采用二階超前—滯后非相干跟蹤環,在偽碼跟蹤過程中,跟蹤算法間歇性讀取積分清洗電路的輸出值,將其用于偽碼相位的比較,并將比較結果作用于環路濾波器以產生碼DCO的相位控制字。偽碼相位比較時首先判斷超前滯后對準支路的相關值,并將其與失鎖門限LV進行比較,即：當2()PLZkV成立時,碼跟蹤進行歸一化鑒相：這樣,在信號處理的過程中,就可以避免不同強度信號的變化引起的干擾,當歸一化處理結束后,程序轉入環路濾波算法,環路濾波對噪聲和高頻分量起抑制作用,并控制著碼環路的相位校正速度。當2()PLZkV不成立時,偽碼失鎖,置失鎖標志,程序返回。3.3載波跟蹤算法設計。偽碼跟蹤穩定后,環路轉入載波跟蹤階段,依次進行頻率跟蹤和相位跟蹤。進入載波跟蹤程序后,算法實時計算平均頻率誤差以判斷頻率是否穩定跟蹤,待頻率跟蹤穩定后則置頻率穩定標志,程序進入相位跟蹤。進入相位跟蹤后程序流程和頻率跟蹤流程類似。通過實時判斷相位誤差來檢測是否達到穩定跟蹤,進而決定相位跟蹤穩定標志的置與否。

4結語

本文在FPGA中設計實現了偽碼和載波跟蹤解調電路,并得出正確的仿真結果;在FPGA中構建自定義的NiosII軟核處理器,以作為實現環路跟蹤算法的平臺;通過構建NiosII軟核處理器,并在其中設計高級算法,可以提高系統的集成度,增加系統的易維護性和可升級能力。

參考文獻

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作者:李新亮 單位:中華通信系統有限責任公司河北分公司