組合電路的設計范文

導語：如何才能寫好一篇組合電路的設計，這就需要搜集整理更多的資料和文獻，歡迎閱讀由公務員之家整理的十篇范文，供你借鑒。

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關鍵詞：組合邏輯電路；設計方法；特點

中圖分類號：TN791 文獻標識碼：A 文章編號：1672-3791（2013）04（b）-0000-00

1 引言

組合邏輯電路是一種重要的數字邏輯電路。所謂組合邏輯電路是將門電路按照數字信號由輸入至輸出單方向傳遞的工作方式組合起來而構成的邏輯電路，這種電路反映的是輸入與輸出之間一一對應的因果關系。在組合邏輯電路中，任何時刻輸出端狀態，僅取決于該時刻各個輸入端的狀態，而與電路原來的輸出狀態無關，即電路沒有記憶功能。從組合邏輯電路功能特點不難想到，電路的輸出與歷史狀況無關，那么電路中就不能包含有存儲單元。這就是組合邏輯電路結構上的共同特點。當組合邏輯電路的輸出與輸入之間，喪失規定的邏輯功能時，組合邏輯電路就發生了故障。

常用組合邏輯的種類很多，主要有加法器、譯碼器、編碼器、多路選擇器等。組合邏輯電路主要是基本邏輯門組成的。

2 組合邏輯電路的設計方法

組合邏輯電路設計是根據給出的邏輯問題，設計出一個電路去滿足提出的邏輯功能要求。下面介紹3種組合邏輯電路的設計方法。

2.1 用基本的門電路設計

一般組合邏輯電路設計通常都是依據最簡邏輯函數來進行的，這種方法簡單明了，容易很快給出邏輯電路圖。

組合邏輯電路的基本設計流程如下：

（1）根據電路的要求，列出對應的真值表；

（2）根據真值表，寫出邏輯表達式，并化簡；

（3）選用合適的門器件，將邏輯表達式轉換為最簡邏輯電路圖；

（4）通過電路仿真或實物測試，檢驗電路的正確性。將EWB引入組合邏輯電路的設計和仿真，實現了從驗證性實驗到創新型實驗模式的轉變，可以引導學生自行設計出很多單元電路，為完成系統設計打下扎實的基礎。

2.2 用最小項譯碼器設計

首先需要說明的是，不是所有的譯碼器都能設計成任意的組合邏輯函數，只有最小項譯碼器可以。具有n個地址輸入端的最小項譯碼器，其輸出端為 個，分別對應n變量的全部最小項，而任意n變量組合邏輯函數都可以寫成唯一的最小項之和的標準形式。因此，只要將該邏輯函數所包含的最小項按一定規則連接起來即可。

2.3 用數據選擇器設計

3 結束語

比較以上三種設計方法可以看出，用門電路設計簡單明了，容易很快給出邏輯電路圖，但電路中通常包含較多元件；用譯碼器設計需要附加簡單門電路，但可以方便地實現相同輸入變量下的多輸出邏輯函數；用數據選擇器設計，電路更為簡單一些，且可實現兩種輸入變量數目，使用比較靈活，但只能做成單一輸出，如果需要多路輸出，則要用多片Ic分別實現，這一點不如譯碼器方便和經濟。總之，三種方法各有特點，應根據所設計邏輯問題的需要選擇。

參考文獻

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1明確教學目標

不管是哪一門學科的教學，明確教學目標都是非常重要的。只有明確了教學的目標，課堂教學才能夠有序的進行。例如，某個高職機電院校的教師，其所教育的學生有一些基本的電子產品裝配的經驗，他們對新鮮的事物有較強的接受能力，并且十分喜歡親自動手進行試驗操作。由此，這名教師就通過對教材的分析和研究，為學生確立了“了解組合邏輯電路設計的步驟及其設計思維”的教學目標。這一教學目標需要學生積極的參與課堂內容，并且對課堂的內容進行簡單的動手操作，制作出簡單的電子產品。在教學進行的過程中，教師采用分組進行的教學方式，將學生固有的實習經驗應用在課堂之中，從而提高學生的團隊合作精神和學生對課堂的興趣。

2改進教學方法

教學方法是應該不斷的改進和創新的，固有的教學方法會隨著時代的發展和特定情況的出現而受到影響，出現弊端。只有不斷更新教學方法，才能避免舊方式弊端的出現。而且教學方法的巧妙運用能夠明確學生學習的內容還能夠提高課堂的積極性和學生的學習興趣。例如，某校教師在課堂教學中采用情景教學的方式，在教學的過程中為學生設立各種問題，通過各種方式啟發學生自主尋找答案。這種方法大大提高了學生的學習能力。除此之外，采用分組合作的方法或者任務驅動的方法也對課堂教學的效率提高有所幫助。

3教學的組織和實施

3.1情景設置，任務導入

對于情景的設置可以通過播放視頻和圖片的方式來進行。例如，為學生播放中國達人秀的視頻，讓同學們對節目海選中評委所使用的表決器進行觀察，其后通過圖片的方式對這種表決器的優點及其實用性進行分析和說明：這種表決器在各類綜藝選拔類節目中普遍應用，不僅如此，在體育競賽或者人大表決的時候也時常會應用到這種表決器。在視頻和圖片的幫助和引導之下，學生會逐漸的對課堂產生興趣，從而開始對表決器的組織結構進行思考和分析。這種方式就大大的提高了學生的課堂效率和對課堂的集中程度。此外，還要做好課堂任務的布置。視頻和圖片的說明再具體詳盡也不如學生親自動手操作來的直觀具體。所以，除了觀看視頻和圖片之外，教師還可以鼓勵同學進行簡單的動手操作。以表決器為例，教師可以為學生播放表決器制作的的基本流程和理論，通過教師的講解和學生自主的觀察，在教師的引導下使學生運用組合邏輯電路設計的知識理論進行表決器的基礎設計，從而使學生帶著任務學習，激發學生在學習過程中的探索精神。

3.2實施任務

組合邏輯電路設計大約分為四個步驟：通過對邏輯問題的分析和理解列出真值表、通過真值表來進行邏輯表達方式的書寫、再將邏輯表達方式進行簡化和變換的輸出、最后畫出電路邏輯圖。在教學過程中，為了使學生順利的完成教學任務，一定要讓學生合理有序的進行組合邏輯電路的設計，并且在教學的過程中對學生加以啟發，使學生能夠自主的思考問題并且提出問題。鼓勵學生進行積極的思考，活躍自己的思維。也可以采用分組的形式對教學任務進行實行。將學生分成固定人數的小組，對小組內的各個成員進行合理具體的分工，這些分工可以包括采供部、銷售部、產品研發部等等。其中采購部主要負責實驗操作中所需要零件和工具的采集購買，以及對零件、儀器和制作出來的成品進行效果檢測。

銷售部的成員可以負責小組制作的產品在目前市場中的市場調研和信息采集。產品研發部可以負責查閱各項資料和相關的文獻，對所要制作的產品進行深入的研究，并且及時對其所具有的新功能、這個物品在市場上的反饋以及其上一次進行的改良時間進行了解和分析，使小組將要制作的物品能夠適應現代市場的需求，有合理的實用性。通過合理的分工合作和職能分配，可以將學生全部帶入到動手操作的過程之中，并且使學生在各項調查和分析的過程中了解到更多關于組合邏輯電路設計的知識，使學生在學習組合邏輯電路設計的時候有更加清晰的認識，提高學生的動手能力和思考能力，調動了學生在課堂上學習的主觀能動性。除此之外，在任務計劃推行的過程中，教師也要對學生的操作能力和實踐經驗充分的了解和考慮，在課堂上教師主要負責引導學生，而學生作為課堂的主體來展開教學內容。教師可以通過多媒體講解等方式來對學生作出示范，從而引導學生進行正確的實踐流程。

此外，教師還要對學生無法掌握的重點和難點進行歸納和總結，將這些重點、難點詳細的為學生進行講解，還要對學生容易出現操作錯誤的部分進行及時的糾正和正確的操作演示。在學生遇到操作瓶頸的時候給予學生適當的啟示和幫助，避免學生產生消極情緒。將自己的經驗以及一些操作技巧傳授給學生。例如，在進行操作的時候發現某一個小組的成員只懂得理論邏輯，并沒有具體的實踐經驗，這就需要教師幫助學生對電路的設計進行構建以及變量的輸出處理等等問題。在教師的協助之下學生通過自己的思考得出答案。在任務完成之后，小組成員之間要進行經驗的交流和總結，歸納出本組所出現過的問題和情況。并且將小組作品進行班級內的展示，選派一位同學對本組產品的構造原理、設計思路等內容進行闡述和分析。最后教師對各組的產品進行分析和評價，及時向學生反饋學生操作中所出現的各類常見問題。對優秀的小組進行鼓勵和贊賞，增強學生學習的自信心。

4結束語

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【關鍵詞】組合邏輯電路；電路設計；解決方法

隨著數字電子技術的不斷發展，數字電路已被廣泛應用于現代數字通信、自動控制、數字計算機、數字測量等各個領域，并已深入我們的日常生活中。數字電路又稱邏輯電路，可分為組合邏輯電路和時序邏輯電路兩種。它們的區別在于時序邏輯電路有存儲單元，具有記憶功能。而組合邏輯電路沒有，它只由常用門電路組合而成，即沒有從輸出到輸入的反饋連接，它的輸出僅決定于該時刻的輸入狀態。在對組合邏輯電路原理進行設計時，可采用以下方法步驟：（1）分析設計要求，理清輸入與輸出的端口數和相互關系；（2）根據分析結果，設定變量并進行狀態賦值，再列出相應的真值表；（3）由真值表寫出邏輯電路的輸出表達式；（4）利用卡諾圖或邏輯公式將輸出表達式進行化簡；（5）根據最簡表達式畫出相應邏輯電路圖。按照上述方法步驟，組合邏輯電路原理設計就完成了，但實際設計工作除此之外，還包括電路器件的選擇，安裝和調試等過程。而往往就是在這些環節中容易遇到問題，現將常遇問題及解決方法歸納如下：

1.接口電路的電平轉換

在設計組合邏輯電路時，常常由于速度、功耗和帶負載能力等問題需要將TTL門電路和CMOS門電路混合使用。這兩種門電路的電源電壓、參數指標等均有所不同，因此不能直接連接，而需要借助于接口電路。接口電路是指不同類型邏輯門電路之間或邏輯門電路與外部電路之間有效連接的中間電路。接口電路的設計主要分以下兩種情況：第一，用TTL門電路驅動CMOS門電路。TTL門電路的電源電壓為+5V，而CMOS的電源電壓范圍是3～18V，因此需要將TTL輸出的高電平值升高來驅動CMOS門電路。方法是利用TTL門電路中的OC門做接口，適當選取OC門的外接電源和電阻來滿足CMOS門電路對電源電壓的要求。由OC門的功能分析可知，OC門輸出的低電平約等于0.3V，高電平約等于UCC。所以，改變電源電壓可以方便地改變其輸出高電平。圖1第二，用CMOS門電路驅動TTL門電路。方法是應用六反相緩沖器等專用接口器件直接驅動TTL負載電路，如圖1所示。這類專用接口器件使用電源為+5V電源，與TTL負載電路一致，輸入端允許超過電源電壓，可與CMOS門電路電源相配合使用。

2.扇入問題

扇入問題是指門電路輸入端口與實際電路輸入端口的關系，一般分以下兩種情況：（1）門電路多余輸入端的處理設計電路時，需要用到的集成門電路的輸入端多于實際電路需要的輸入端數時，就需要將多余的輸入端進行處理。在保證輸入正確邏輯電平的條件下，可將多余的輸入端接高電平或低電平。如果是與門或與非門，應將多余的輸入端接高電平；如果是或門或或非門，應將多余的輸入端接地或接低電平。為防止干擾，多余的輸入端一般不能懸空。接高、低電平的方法可通過限流電阻接正電源或地，也可直接和地相連接，如圖2所示。但要注意輸入端所接的電阻不能過大，否則將改變輸入邏輯狀態。（2）門電路輸入端少于實際電路需要輸入端的處理當用到的集成門電路的輸入端少于實際電路需要的輸入端數時，可采用分組的方法進行解決。例如，實際電路需要與非門輸入端口為A、B、C、D共4個，但集成門電路是2輸入端與非門，可按以下分組連接解決，輸出Y=，如圖3所示。

3.扇出問題

邏輯電路的扇出問題，主要是指它的帶負載能力，即在設計電路時，可能存在一個門電路的輸出端所帶的負載門太多，超出了它的帶負載能力。門電路的帶負載能力主要通過扇出系數N來說明，它代表電路能驅動同類型門電路的最大個數。當輸出高電平、帶拉電流負載時：如果NH≠NL，則把較小的個數定義為扇出系數。在設計電路時，可采用扇出系數大的門電路作為輸出門。在設計組合邏輯電路時，除了以上所分析的問題外，還有一些細節需要注意的。如：用中規模集成電路實現組合函數會使電路連接簡單很多；對邏輯表達式的變換與化簡，是盡可能使其與給定的組合邏輯器件的形式一致，而不是單純簡化；設計時應考慮合理充分地應用組合器件的功能，應盡量選用結構原理比較簡單的，但數量又少的器件來滿足設計要求。綜上所述，要成功設計出一個組合邏輯電路不容易，要設計一個結構簡單、功能完整、參數合理的組合邏輯電路就更難，這需要設計者不斷地去嘗試、安裝和調試，從設計的過程去積累經驗。

參考文獻

[1]余孟嘗.數字電子技術基礎簡明教程(第三版)[M].高等教育出版社,2007,01.

[2]秀.電工電子學[M].高等教育出版社,2014,07.

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關鍵詞： 數字電路設計； 現代數字邏輯設計方法； 數字電路教學改革； 轉換真值表

中圖分類號： TN710?34； TP302.1 文獻標識碼： A 文章編號： 1004?373X（2014）07?0139?04

Research on the necessity of change in digital circuit design method

based on CPLD/FPGA

SHUANG Kai， CAI Hong?ming

（College of Geophysics and Information Engineering， China University of Petroleum （Beijing）， Beijing 102249， China）

Abstract： Application of large?scale programmable logic device has brought great flexibility to digital system design. The introduction of standard logic design language has greatly changed the design method， design process and design concepts of traditional digital system. As a technical foundation teaching link in the university， it should be adjusted accordingly. The problems of the traditional design approach and advantages of modern logic design methods are compared through the combinational logic and sequential logic design examples. By contrast， the modern logic design techniques has replaced the traditional method of digital system design and become the mainstream of the digital circuit design， which is the inevitable trend of development of electronic technology.

Keyword： digital circuit design； modern digital logic design method； digital circuit teaching reform； conversion truth table

0 引 言

20世紀90年代，國際上電子和計算機技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過類似軟件編程的方式對其硬件結構和工作方式進行重構，從而使硬件設計像軟件設計那樣方便快捷。這就極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了數字邏輯電路設計技術的迅速發展。本文通過幾個設計實例的對比闡述一個道理，隨著數字電路中先進設計方法的引入，高等學校中數字電子技術的教學內容必須隨之得到改善，使之與技術進步相互適應[1?3]。

數字電路根據邏輯功能的特點，分成兩類，一類叫組合邏輯電路（簡稱組合電路），另一類是時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅取決于該時刻的輸入，與電路初態無關。而時序邏輯電路任意時刻的輸出不僅取決于當時的輸入信號，還取決于電路原來的狀態。本文從這兩方面就傳統手工設計存在的問題進行討論。

1 組合邏輯設計中傳統設計方法與可編程邏輯

設計方法的對比

列真值表，邏輯關系式，邏輯化簡是組合邏輯設計的幾個重要步驟。但這一經典的組合邏輯設計步驟并不總是必須的。實現特定邏輯功能的邏輯電路也是多種多樣的。為了使邏輯電路的設計更簡潔，通過各種方法對邏輯表達式進行化簡是必要的。組合電路設計就是用最簡單的邏輯電路實現給定邏輯表達式。在滿足邏輯功能和技術要求基礎上，力求電路簡單、可靠。實現組合邏輯函數可采用基本門電路，也可采用中、大規模集成電路。

例1：三個人表決一件事情，結果按“少數服從多數”的原則決定這一邏輯問題[4?5]。在“三人表決”問題中，將三個人的意見分別設置為邏輯變量A、B、C，只能有同意或不同意兩種意見。將表決結果設置為邏輯函數F，結果也只有“通過”與“不通過”兩種情況。

傳統的邏輯設計需要由下面的4個步驟完成：

（1） 列真值表

對于邏輯變量A、B、C，設同意為邏輯1，不同意為邏輯0。對于邏輯函數F，設表決通過為邏輯1，不通過為邏輯0。

根據“少數服從多數”的原則，將輸入變量不同取值組合與函數值間的對應關系列成表，得到函數的真值表如表1所示。

表1 例1的真值表（共有23=8行）

[A＼&B＼&C＼&F＼&0＼&0＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&0＼&1＼&1＼&1＼&1＼&0＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&]

（2） 列邏輯函數表達式

三人表決器的邏輯表達式為：

[F=ABC+ABC+ABC+ABC] （1）

設N為上式中的邏輯項數，這時，共有邏輯項[N=C23+C33=4]項。

（3） 邏輯化簡

三人表決器的邏輯表達式可化簡為：

[F=BC+AC+AB]

（4） 畫出邏輯電路圖如圖1所示。

盡管上面的分析看上去沒有錯誤，但上例中的“三人表決器”設計給學生一個誤導，好像按照上述的設計步驟就可以進行組合邏輯設計了。可以推導，若表決人數用[p]來表示，邏輯表達式的項數為[Np=k=p2+1pCkp，]其中[Ckp]為邏輯項的組合數。以[p=7]為例，這時表1中的表項為27=128項，式（1）中的邏輯項數N變為[N7=C47+C57+C67+C77=64]。

圖1 例1的邏輯圖

顯然，隨著表決者數量的增加，邏輯項數急劇增加，真值表不易繪制，邏輯公式無法手工書寫，邏輯化簡也非常困難。

多數表決器的邏輯公式由于過多的項數不易采用公式法化簡。如果采用卡諾圖化簡法也會因輸入變量過多而導致傳統化簡方法失效。

標準邏輯設計語言的出現給大規模邏輯設計帶來了新的希望。硬件描述語言（HDL）的采用可以使設計者的精力集中于所設計的邏輯本身，不必過多的考慮如何實現這個邏輯以及需要用哪些定型的邏輯模塊。這在以往中小規模集成電路邏輯設計與大規模可編程邏輯設計方法上產生了本質的差別。Verilog是一種以文本形式來描述數字系統硬件結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。在此，用Verilog設計一個“七人表決”邏輯，以考察采用現代邏輯設計方法較傳統設計方法的優勢。

在表決器的設計中，關鍵是對輸入變量中為1的表決結果進行計數，如果把全部的邏輯狀態列表分析，勢必存在冗余的設計資源。根據多數表決的性質，考慮采用加法邏輯來統計表決結果，之后再判決加法器輸出中1的個數即可實現該邏輯。Verilog設計如圖2所示。

圖2 七人表決的Verilog邏輯

在“七人表決”邏輯中，不再專注于每個邏輯變量狀態的變化，只抓住關鍵問題多數表決有效，并用條件操作符“？”設計出所需的Verilog行為邏輯，剩下的實現問題交由計算機綜合（synthesis）?？梢钥吹剑捎脴藴驶挠布枋稣Z言，能有效地避開以往組合邏輯設計中逐一考察每個輸入邏輯狀態所帶來的邏輯狀態分析的爆炸，從而可以用較短的設計時間得到正確的邏輯輸出。眾所周知，加法器、比較器都是傳統的組合邏輯教學內容，但以往的教學中由于采用手工分析方法，很難把這些不同的邏輯設計內容綜合考慮進來。筆者認為，現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計中的關注點，勢必引起邏輯設計教學方法的更新。有必要加大邏輯功能綜合設計的內容，減少元器件級邏輯單元選型在教學中的比例。

2 時序邏輯設計中傳統設計方法與現代可編程

邏輯設計方法的對比

數字電路的另一類設計內容是時序邏輯設計。時序邏輯設計分為同步與異步時序邏輯設計。一般地，同步時序邏輯設計的難度要高于異步時序邏輯。因此，也在時序邏輯電路設計上占有較多的學時。如果在教學改革中僅把可編程邏輯設計作為傳統時序邏輯設計內容的補充，不但不能使學生體會到先進的計算機輔助邏輯設計所帶來的便捷，還可能使學生按照傳統的手工時序邏輯設計步驟去理解可編程時序邏輯，導致時序邏輯設計的復雜化，增加邏輯驗證的成本。因此，有必要探討傳統設計方法與現代邏輯設計方法之間的差別。下面根據一個典型的時序邏輯設計來說明。

例2：試設計一個序列編碼檢測器[6?7]，當檢測到輸入信號出現110序列時，電路輸出1，否則輸出0。

這個序列編碼檢測器如果按照傳統的時序設計步驟，將會異常繁瑣：

（1） 由給定的邏輯功能建立原始狀態圖和原始狀態表

從給定的邏輯功能可知，電路有一個輸入信號A和一個輸出信號Y，電路功能是對輸入信號A的編碼序列進行檢測，一旦檢測到信號A出現連續編碼為110的序列時，輸出為1，檢測到其他編碼序列時，輸出為0。

設電路的初始狀態為a，如圖3中箭頭所指。在此狀態下，電路輸出[Y=0，]這時可能的輸入有[A=0]和[A=1]兩種情況。當CP脈沖相應邊沿到來時，若[A=0，]則是收到0，應保持在狀態a不變；若[A=1，]則轉向狀態[b，]表示電路收到一個1。當在狀態[b]時，若輸入[A=0，]則表明連續輸入編碼為10，不是110，則應回到初始狀態[a，]重新開始檢測；若[A=1，]則進入狀態[c，]表示已連續收到兩個1。在狀態[c]時，若A=0，表明已收到序列編碼110，則輸出[Y=1，]并進入狀態d；若[A=1，]則收到的編碼為111，應保持在狀態[c]不變，看下一個編碼輸入是否為[A=0；]由于尚未收到最后的0，故輸出仍為0。在狀態[d，]若輸入[A=0，]則應回到狀態[a，]重新開始檢測；若[A=1，]電路應轉向狀態[b，]表示在收到110之后又重新收到一個1，已進入下一輪檢測；在[d]狀態下，無論[A]為何值，輸出[Y]均為0。根據上述分析，可以得出如圖3所示的原始狀態圖和表2所示的原始狀態表。

圖3 例2的原始狀態圖

表2 例2的原始狀態表

[現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

[d]＼&[d1]

[a/0]＼&[c/0]

[b/0]＼&]

（2） 狀態化簡

觀察表2現態欄中[a]和[d]兩行可以看出，當[A=0]和[A=1]時，分別具有相同的次態[a、][b]及相同的輸出0，因此，[a]和[d]是等價狀態，可以合并。最后得到化簡后的狀態表，見表3。

表3 例2經化簡的狀態表

[現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&現態

[（Sn）]＼&次態/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

＼&[a1]

＼&[c/0]

＼&]

（3） 狀態分配

化簡后的狀態有三個，可以用2位二進制代碼組合（00，01，10，11）中的任意三個代碼表示，用兩個觸發器組成電路。觀察表3，當輸入信號A=1時，有abc的變化順序，當A=0時，又存在ca的變化。綜合兩方面考慮，這里采取00011100的變化順序，會使其中的組合電路相對簡單。于是，令a=00，b=01，c=11，得到狀態分配后的狀態圖，如圖4所示。

圖4 例2狀態分配后的狀態圖

（4） 選擇觸發器類型

這里選用邏輯功能較強的JK觸發器可以得到較簡化的組合電路。

（5） 確定激勵方程組和輸出方程組

用JK觸發器設計時序電路時，電路的激勵方程需要間接導出。表4所示的JK觸發器特性表提供了在不同現態和輸入條件下所對應的次態。而在時序電路設計時，狀態表已列出現態到次態的轉換關系，希望推導出觸發器的激勵條件。所以需將特性表做適當變換，以給定的狀態轉換為條件，列出所需求的輸入信號，稱為激勵表。根據表4建立的JK觸發器激勵表如表5所示。表中的[x]表示其邏輯值與該行的狀態轉換無關。

表4 JK觸發器特性表

[[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&]

表5 JK觸發器的激勵表

[[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&0＼&0＼&0＼&[x]＼&1＼&0＼&[x]＼&1＼&0＼&1＼&1＼&[x]＼&1＼&1＼&[x]＼&0＼&]

根據圖4和表5可以列出狀態轉換真值表及兩個觸發器所要求的激勵信號，見表6。

表6 例2的狀態轉換真值表及激勵信號

[[Qn1]＼&[Qn0]＼&[A]＼&[Qn+11]＼&[Qn+10]＼&[Y]＼& 激勵信號＼&[J1]＼&[K1]＼&[J0]＼&[K0]＼&0＼&0＼&0＼&0＼&0＼&0＼&0＼&[x]＼&0＼&[x]＼&0＼&0＼&1＼&0＼&1＼&0＼&0＼&[x]＼&1＼&[x]＼&0＼&1＼&0＼&0＼&0＼&0＼&0＼&[x]＼&[x]＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&[x]＼&[x]＼&0＼&1＼&1＼&0＼&0＼&0＼&1＼&[x]＼&1＼&[x]＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&[x]＼&0＼&[x]＼&0＼&]

據此，分別畫出兩個觸發器的輸入J、K和電路輸出Y的卡諾圖，如圖5所示。圖中，不使用的狀態均以無關項x填入。

圖5 激勵信號及輸出信號的卡諾圖

化簡后得到激勵方程組和輸出方程。

[J1=Q0AK1=AJ0=AK0=AY=Q1A]

（6） 畫出邏輯圖，并檢查自啟動能力

根據激勵方程組和輸出方程畫出邏輯圖，如圖6所示。

圖6 例2的邏輯圖

如果發現所設計的電路不能自啟動，還應修改設計，直到能自啟動為止。

由上面所列舉的設計方法可以想見，繼續增加檢測位數會使邏輯設計更加復雜。

從上例可以看到，傳統的時序邏輯設計方法盡管可以用來實現時序邏輯的設計，但設計步驟不僅復雜且需要設計者大費周折?？梢灶A見，使用傳統的時序邏輯設計方法設計復雜時序電路的難度很大。那么，采用什么方法才能使教學與現代邏輯設計技術接軌呢？

時序電路也被稱為有限狀態機（FSM）[6，8]，因為它們的功能行為可以用有限的狀態個數來表示。在與可編程邏輯設計的對比分析中，這里采用FSM設計這個序列檢測器。

根據圖3的狀態轉換圖（采用圖4中化簡的狀態轉換圖亦可），給邏輯狀態[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測中的計數檢測。序列檢測器的FSM邏輯如圖7所示。經仿真驗證，符合設計要求。

圖7 例2的FSM實現

從上面的對比可以看出，傳統時序邏輯設計以人工邏輯分析為基礎，現有邏輯器件為基礎構件，歷經基本邏輯方程轉換及最后的狀態驗證等多個環節，設計周期長，僅適合設計小規模、時序簡單的邏輯單元[9]；現代標準邏輯設計語言的設計方法以邏輯狀態轉換本身為要點，從邏輯門與觸發器級邏輯設計上升的行為邏輯設計，更易于用來設計復雜的現代大規模時序邏輯。

3 結 論

現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計的關注點，大學基礎教學中邏輯電路的設計方法也應隨著這一技術的引入更新它的內容，改變傳統邏輯設計占主導地位的現狀?？梢灶A見，大規?？删幊踢壿嬈骷囊雽母旧细淖償底蛛娮蛹夹g的教學模式?，F代邏輯設計概念的引入，減少手工邏輯設計方法的比重、增加現代數字電路設計方法，注重基本概念的靈活運用都是數字電路教學改革的選題。廣泛開展現代邏輯設計方法的研究，勢必帶來邏輯設計方法教學的變革。對于高等學校的教師來說，做好改革的思想準備已經是刻不容緩的了。

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篇5

關鍵詞：數字邏輯；課堂教學；實驗教學

作者簡介：徐銀霞（1979-），女，湖北武漢人，武漢工程大學計算機科學與工程學院，講師。（湖北 武漢 430073）

中圖分類號：G642.421 文獻標識碼：A 文章編號：1007-0079（2013）28-0104-02

“數字邏輯”是計算機專業一門重要的硬件基礎課程，其主要目的是使學生掌握數字系統分析與設計的理論知識，熟悉各種不同規模的邏輯器件，掌握各類邏輯電路分析與設計的基本方法，為數字計算機或其它硬件電路分析與設計奠定基礎。[1]“數字邏輯”課程教學一般采用課堂教學與實驗教學相結合的方式，使得學生掌握數字電路分析與設計的一些理論知識，同時培養學生電路設計、制作與調試以及分析問題、解決問題的能力。學生的學習效果一直是教學當中的重中之重，因此如何有效利用有限的理論與實驗教學時間培養學生的綜合素質是一個值得探討的問題。筆者結合多年的教學實踐經驗，分別對課堂教學和實驗教學環節就“數字邏輯”課程的教學方法做一次探討。

一、“數字邏輯”課程的課堂教學

課堂教學效果直接決定學生理論知識掌握的程度，也影響隨后的實驗及實踐能否順利進行。在課堂教學中采用任務式教學、課堂討論、電路仿真演示以及硬件描述語言電路設計等方式進行教學，取得了滿意的效果。

1.任務式教學

明確任務，使學生掌握方法，做到舉一反三。教學過程中將 “數字邏輯”課程的知識點歸納整理成若干個任務。比如數字電路按邏輯功能分成組合邏輯電路和時序邏輯電路兩大類，主要的問題是電路分析與設計兩個方面。按電路規模要求重點掌握的是小規模和中規模電路，所以任務主要有小規模組合電路的分析、小規模組合電路的設計、中規模組合集成芯片、中規模組合電路分析、中規模組合電路設計；小規模時序電路分析、小規模時序電路設計、中規模時序集成芯片、中規模時序電路分析、中規模時序電路設計等等。對于每一個問題明確任務，分析解決辦法，歸納一般的解答步驟及注意事項，舉例證明方法的可行性。比如對于中規模組合芯片的學習，僅以數據選擇器為例，引導學生上網查閱芯片資料，閱讀資料找出芯片的功能表、輸出表達式，邏輯圖和引腳圖以及典型應用。這樣，學生不僅掌握了該芯片的全部知識要點，還可以掌握中規模組合集成芯片這類芯片的學習方法。此后，對于所有此類芯片學生都能夠通過自行查找芯片資料來掌握，節約了課堂時間，學生也獲得了自主學習的成就感。

2.增加課堂討論

精講多練，給予學生充分的討論時間。為提高學習效果，在提出任務、介紹原理及方法后，布置課堂練習。學生可以一邊練習一邊自由討論，已理解的同學在討論中充當老師，可以加深印象，鞏固知識；而沒有理解的同學可以在討論中積極主動地學習，同時也激發了學生后續學習的積極性，比教師反復講解的效果好。這種方式可以避免“滿堂灌”式的教學方式，活躍課堂氣氛，創造學習氛圍，提高學習興趣，實踐證明取得了良好的效果。

3.電路仿真演示

在數字電路分析與設計的理論教學過程中，很多學生會覺得枯燥且難以理解。借助Multisim11.0仿真軟件進行數字電路的模擬和課堂演示，可以直觀地顯示電路的功能和時序電路的時序波形。比如在講解中用16進制計數器74161實現12進制計數器時，其中復位法可通過置0或者異步清零兩種方法使得計數器從11回0，但置0法必須在計數到1011時使得置數端為0，異步清零必須在計數器為1100時使得清零端為0才能保證計數器為12進制。如果僅用理論講解學生比較難理解，但通過仿真演示后學生能夠恍然大悟。因此仿真軟件的使用可以使“數字邏輯”理論課的教學更加生動活潑，而且學生在遇到疑問時也可以通過仿真軟件進行驗證。學生通過直觀的仿真結果，對電路的工作過程進行透徹的分析，提高了學習的興趣和效率，促進自學能力和創新能力的提高。

4.引入硬件描述語言

硬件描述語言用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式，適合大規模系統的設計。在教學的過程中將硬件描述語言Verilog HDL引入課堂，比如在講解邏輯門、數據選擇器、觸發器、計數器等基本單元電路的原理之后，給出模塊對應的硬件描述語言，演示仿真波形和綜合結果。學生從仿真波形中觀察信號的邏輯變化，對數字邏輯電路的掌握更加透徹，同時也豐富了教學內容。Verilog HDL語言是一種非常實用的硬件描述語言，易學易用，學生只要有C語言編程基礎，便容易掌握。編程也可以實現電路設計，同學們感到非常新奇，將被動學習變為主動學習，提高學習興趣，取得了很好的教學效果。

二、“數字邏輯”的實驗教學

“數字邏輯”是一門實踐性很強的課程。[2]通過數字電路設計實驗，學生可以基本掌握數字電路的設計、制作與調試步驟，學會借助萬用表、示波器等實驗儀器排除實驗當中遇到的各種故障，從而獨立分析設計各種規模的數字電路。實踐教學中將傳統實驗、仿真實驗與硬件描述語言設計三種類型實驗相結合，三者互為補充，提高實驗效果，充分培養學生的綜合實踐能力。

1.傳統實驗

傳統實驗項目一般利用面包板及用中小規模芯片完成電路設計。其接線模式可以使學生直觀了解數字電路是如何工作的，從而掌握電路測試、調試以及維修技能。但是部分學生視這一過程為簡單的連線工作，往往只注重結果，不重視過程，造成實驗課就是反復的接線和碰運氣，學生不能駕馭整個實驗過程，產生畏難和退縮心里。在實驗課前要求學生書寫預習報告，自主設計實驗方案，進行原理圖設計、芯片選型，上網查閱芯片資料，掌握閱讀芯片資料的方法，進行實驗方法設計，可以避免機械化操作，學會排除故障，增強操作信心。

在實驗過程中，學生不可避免地會遇到種種問題，導致實驗結果出錯：可能是電路設計或連線過程中出現了問題，也有可能是實驗設備或實驗器材出現了故障。教師應該指導學生借助實驗儀器找到故障點，發現問題之所在，并想出解決辦法。在未來的實際工作中，學生將會遇到各種各樣的問題，而實驗課正是鍛煉如何解決這些問題的好機會。因此實驗中應該向學生講明排除故障的必要性，并引導其對獨立解決各種疑難問題的興趣，增強其信心，令其克服畏難情緒。一旦學生掌握了排除故障的方法，獨立解決了問題，他們就會很有成就感，甚至就此對排除故障產生了濃厚的興趣。[3]實踐表明學生能自主完成所有設計，自主分析討論實驗過程中碰到的問題，逐個排查故障點，最終完成電路調試。

2.仿真實驗

傳統實驗適于以驗證性實驗為主的一些中小規模電路的構建與測試。對于一些比較復雜的設計性和綜合性實驗則比較費時，如數字鐘、搶答器、拔河游戲機、彩燈控制器等。而且在實驗過程中常常因一根導線連接錯誤、一個連接點接觸不良，就致使實驗受阻甚至無法完成，給學生以挫折感，影響學生的實驗興趣，不利于動手能力的培養。

Multisim11.0是一個集原理電路設計和電路功能測試為一體的虛擬仿真軟件，其元器件庫提供了數千種電路元器件供實驗選用，其中包含了數字器件。虛擬測試儀器儀表種類齊全，如數字萬用表、函數信號發生器、示波器、直流電源、數字信號發生器、邏輯分析儀等，可以設計、測試和演示各種電子電路。[4]采用Multisim11.0軟件進行仿真實驗，使學生能充分發揮想象力，按照自己的想法創建各種電路，從而擺脫實驗箱的束縛。實踐證明將Multisim11.0應用于實驗教學，能夠使學生提高學習的興趣，增加學習樂趣，充分發揮學生獨立思考和創新的能力，提高學生的綜合實踐能力。

3.硬件描述語言開發數字電路

當數字邏輯電路及系統的規模比較小而且簡單時，用電路原理圖輸入法基本足夠了，但是需要手工布線，需要熟悉器件的內部結構和外部引線特點，才能達到設計要求。當電路規模大時工作量會相當大，實驗時間往往不能保證。隨著可編程邏輯器件的廣泛應用，硬件描述語言已成為數字系統設計的主要描述方式，采用硬件描述語言進行數字電路的設計，可以實現從傳統的驗證性實驗到分析設計性實驗課的轉變。利用Verilog HDL硬件描述語言進行數字鐘、搶答器、交通燈控制電路等的設計，要求學生利用課堂知識進行編程、仿真、綜合和下載到可編程邏輯器件中運行以觀察結果。學生還可以按照自己的想法自行設計其它數字電路進行仿真、下載調試，提高學生學習興趣和綜合實踐能力。

此外還通過舉辦電子設計競賽、綜合設計等方式激發學生的學習興趣，提高學生自主學習、獨立分析問題和解決問題的能力，也提高了學生綜合應用的能力，收到了良好的教學效果。

三、結論

數字電子技術的應用已經滲透到人類的各個方面，從計算機到手機，從數字電話到數字電視，從家用電器到軍用設備，從工業自動化到航天技術，都采用了數字電子技術。[5]因此“數字邏輯”課程對于計算機及相關專業來說是一門很重要的課程。筆者結合多年的教學實踐經驗，對“數字邏輯”課程的教學方法進行深入探討，在課堂教學中采用任務式教學，增加課堂討論，借助仿真軟件進行電路演示，利用硬件描述語言進行復雜數字系統設計；在實驗教學中將傳統實驗、仿真實驗和硬件描述語言實驗有機結合、互為補充，激發學生的學習興趣，培養學生的綜合能力，取得了很好的教學效果。

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[3]王宇，崔文華，王寧，等.興趣導向的數字電路設計實驗改革[J].計算機教育，2010，（17）：38-40.

篇6

關鍵詞：數字電路 教學 課堂教學 實驗教學

中圖分類號：TN79-4 文獻標識碼：A 文章編號：1007-9416（2012）09-0121-02

數字電路是電子信息類專業的一門學科基礎課程，通過本課程的學習，同學們能夠了解數字電子技術的基本概念、數字邏輯電路分析和設計方法，掌握常用集成電路芯片的使用，實現簡單數字應用電路設計，為后續有關專業課程學習和解決工程實踐中遇到的數字邏輯問題打下良好的基礎，培養具有一定創新能力的應用型人才。

數字電路是現代電子系統的必要組成部分，從一般的數字邏輯電路、微處理器控制電路、到復雜的信號處理系統，無不留下數字電路的身影，因此掌握數字電路分析、設計方法和測試方法是電子信息類專業的基本要求。

1、對數字概念的建立是該門課程的重要基礎。

數字電路是真正接觸數字邏輯、數字概念的第一門課，這部分概念的掌握與否，直接影響到后續課程的學習，比如：微機原理、單片機原理、數字信號處理和EDA等。

（1）邏輯量概念和邏輯運算是數字電路的基礎，邏輯量是用來表示事件是否發生的物理量，在具體電路實現上用高低電平來表示邏輯量0和1。邏輯關系表示了事件之間的因果關系，在具體電路方面用各種門電路來實現。

（2）編碼方法、二進制概念、算術運算是數字邏輯的具體應用。用多位有序邏輯量排列來表示不同的符號和不同的數就形成了編碼，其中二進制是表示數的一種常用方法，這時的0和1也變成了數，但是其運算電路實現仍然是用邏輯電路來實現的。

比如一位全加器就是一個典型的二進制運算器，其運算規則是按照二進制運算進行的，每個變量的值，代表真實的二進制數0和1，但是其實現電路有時按照邏輯電路來實現的。

假設一位全加器的輸入信號兩個加數分別為Ai，Bi與低位進位Ci-1，輸出信號分別為和Si與進位Ci，則得到真值表如下。

由上述邏輯表達式就可以得到一位二進制全加法器，如果有多個這樣的二進制全加器就可以實現多位二進制加法器，實現加法運算。

2、組合邏輯電路和時序邏輯電路的分析和設計是數字電路教學的主要內容

組合邏輯電路的分析和設計主要包括各種門電路和一些常用組合邏輯電路，這部分內容是邏輯運算關系的具體實現，也是一些常用小規模集成電路原理理解和應用的具體實現，特別是譯碼器74LS138和數據選擇器74LS151的理解和應用。

時序邏輯電路的分析和設計主要包括觸發器原理介紹、由觸發器構成的時序電路和中小規模集成電路的應用，這部分內容是數字電路教學的主要內容，特別是用時序電路來解決具體應用問題時，如何把具體問題轉換成電路設計問題時一大難點。其中兩個重要的集成電路模塊是移位寄存器74LS194和異步復位十六進制計數器74LS161。

組合邏輯電路和時序邏輯電路是按照電路中有無觸發器來區分的兩種電路形式，實際時序邏輯電路中往往肯定包含組合電路，按照一定的分析和設計思路，就可以順利完成電路的分析和設計。

圖一是用譯碼器和數據選擇器分別實現全加器的電路圖，我們在輸入端用撥動開關來表述不同的輸入信號，在輸出端用發光二級管來表示輸出結果，這樣非常直觀，利于同學們的理解。

（b）用74LS151數據選擇器實現

圖1 全加器實現與演示

3、積極改進教學內容，注重應用技能的培養

數字電子技術的發展、電子設計手段的進步已經發生了巨大的變化，但是我們教材的主要內容和20多年前沒有大的變化，強調數字技術的基礎性，在門電路、集成電路方面花了很多的篇章，這也是現在同學們學習時比較難掌握的部分，但是這一部分也是絕大部分同學今后很少用到的部分。另外一方面，現代設計所需要的CPLD、FPGA知識和HDL語言沒有介紹或介紹不夠。因此，我們在教學中，弱化門電路和集成電路的教學，強調集成電路的功能和接口條件，在介紹集成電路芯片的同時，介紹其Verilog HDL描述。這樣對照硬件和軟件進行學習，相互印證，能夠得到比較好的效果。這種學習方法，可以適應硬件設計的軟件化設計趨勢。

4、積極改進理論和實驗教學方法，加強動手能力的培養

在數字電路教學中多講解各種實用電路的設計和實驗，可以提高課程教學的效果，幫助同學們理解數字電路理論教學內容，增強同學們感官認識和動手能力。現在數字電路實驗特別是多個集成電路芯片的實驗因為接線問題，常常影響同學們的實驗效果，甚至得不到所需要的結論。另外硬件實驗要花費較多的時間資源和硬件資源，并且以后的工作需要更多的是軟件仿真工作，因此仿真工作是很多設計過程中不可或缺的一個重要環節。因此在教學過程中我們要求學生掌握Multisim仿真軟件。通過老師演示，學生自己仿真，花時間少，可以充分發揮自己的想象。

Mutilsim軟件具有非常強大的功能，不僅可以滿足數字電路的仿真還可以滿足模擬電路的仿真要求，系統提供了大量的信號源和測試設備，使系統的運行看起來非常逼真。系統還可以實現硬件描述語言編程的仿真，還可以進行CPU軟件編程程序的仿真，因此建議同學們掌握Mutilsim軟件的使用。（如圖2）

圖2是60進制計數器的電路，圖中不僅包含由兩個74LS161組成的60進制計數器，還包含了兩個數碼管驅動電路和兩個7段數碼管。這樣通過仿真軟件實現具有下列優點：

（1）可以方便地修改60進制計數器的各種設計方法，只需簡單修改就可以實現同步計數電路、異步計數電路、同步置零、異步清零等計數器控制策略；

（2）可以方便地實現其他進制的計數器，如果采用74LS160電路可以更簡單；

（3）進一步理解數碼管驅動電路的原理和使用方法。

（4）進一步理解數碼管的模塊的連接方法。

本文針對數字電路課程教學中的數字電路概念、教學內容和教學方法等問題做了比較具體的分析，并用具體實例進行了說明。

參考文獻

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篇7

中圖分類號:TN702文獻標識碼:A

文章編號:1004-373X(2009)19-128-03

Application of Max+plus Ⅱ in Class Teaching of the Phenomenon of Race and Competition

MIAO Changxin1,LI Guilin2

(1.Information and Electrical Engineering,China University of Mining and Technology,Xuzhou,221008,China;

2.Electronic Engineering and Automation,Xuzhou Normal University,Xuzhou,221116,china)

Abstract:The phenomenon of the race and competition is very important and difficult in teaching the″Digital Circuit″course.In order to improve the students′ understanding and griping on the abstract point,taking an ″2 gate″ as example,through the steps of design input,compiler,time sequence simulation and timing.An assistant method by applying Max+plus Ⅱ to the class teaching is introduced.Through the timing simulation result,it can not only view the ″hurr″ in the output,but also find the reason by computing and avoid it effectively.It proves that this method has improved the teaching quality greatly.

Keywords:combinational circuit;phenomenon of the race and competition;burr;Max+plus Ⅱ;time sequence simulation

0 引 言

組合邏輯電路中的“競爭與冒險”現象是“數字電路”課程中的一個重要知識點,對該知識點的正確理解和掌握,有助于學生在設計復雜數字系統時,正確判斷是否存在冒險及如何避免冒險。對該內容的講解,一般方法是:在假設存在一定傳輸延遲時間的基礎上,分析當多路信號同時發生變化時,輸出產生 “毛刺”的原因。這種教學方法只能讓學生對該知識點的理解停留在表面,為了加深學生對該內容的理解和掌握,更大地提高授課效率,筆者嘗試以Max+plus Ⅱ軟件為工具,采用直接演示操作的方式[1,2]來講解該部分內容。教學實踐證明,由于Max+plus Ⅱ軟件操作簡單,并且它提供了很好的仿真及定時分析的作用,使得學生能夠理論聯系實際地加以學習和思考,從而對組合電路競爭與冒險現象的成因及消除有了更清晰的認識。

1 組合邏輯電路的競爭與冒險現象與Max+plus Ⅱ

“競爭與冒險現象”產生的關鍵原因是導線和單元器件造成的信號傳輸延時,同時當輸入多路信號的電平值發生變化時,在信號變化的瞬間造成組合邏輯的輸出有先后順序,并不是同時變化,往往會出現一些不正確的尖峰信號,這些尖峰信號稱為“毛刺”, 如果一個組合邏輯電路中有“毛刺”出現,就說明該電路存在“競爭冒險”現象[3-5]。

Max+plus Ⅱ是美國Altera公司推出的PLD開發系統,利用該軟件系統提供的原理圖編輯器、編譯器、仿真器及定時分析器,可以很方便地觀察輸出電路中的“毛刺”,找出產生的原因并消除它[6,7]。

2 Max+plus Ⅱ在“競爭與冒險現象”的課堂教學中的應用

課堂上以最簡單的與門為例進行操作演示說明。

2.1 原理圖輸入

打開Max+plus Ⅱ軟件,新建一個原理圖文件(Graphic Editor),將兩輸入與門(and2)及兩個輸入端口(input)及一個輸出端口(output)從Symbol Libraries 中調出,連線,并將端口分別命名為A,B,C,如圖1所示。電路設計好之后,保存文件并檢查錯誤(“File”“Projec”“t”“save&check”)。

圖1 兩輸入與門設計原理圖

2.2 設計編譯

首先打開菜單“Assign”“Device”,為所設計的電路指定某個目標器件為FLEX10K系列,型號為EPF10k10lc84-4,如圖2所示。然后打開“Assign”“Pin/Location/Chip”給節點A,B,C分別分配引腳為1,2,3,如圖3所示。

圖2 選擇器件(Device)對話框

圖3 分配引腳對話框

然后運行編譯器(Compiler),因為只有進行時序仿真才能觀察到“毛刺”現象,所以,在編譯前要設定時序仿真(ProcessingTiming SNF Extractor),編譯器將進行錯誤檢查、網表提取、邏輯綜合、器件適配,并產生仿真文件。

2.3 時序仿真

Max+plus Ⅱ支持功能仿真和時序仿真。時序仿真是在選擇了具體器件并完成布局布線后進行的包含定時關系的仿真[8],只有通過時序仿真才可能查看到競爭與冒險現象。

新建一個波形圖文件(Waveform Editor),因為要觀察由于競爭而產生的“毛刺”現象,所以這里要注意設置一個信號同時發生變化的時刻,然后運行仿真器(Simulator),添加的輸入波形及仿真運行結果如圖4所示。

圖4 時序仿真波形圖

由仿真結果可以很清楚地看到,輸出C的波形有一處為“毛刺”,即理論應該為邏輯0,可它卻為邏輯1。

2.4 毛刺產生的原因及寬度計算

Max+plus Ⅱ提供的定時分析器(Timing Analyzer)可以用來分析所設計電路的時間性能,打開其中的延時矩陣分析模式,見圖5,可以查看源節點和目標節點之間的傳播延時。

圖5 傳播延時矩陣

由圖5可得知:由A傳輸到C所造成的傳輸延遲時間為123 ns,由B輸出到C所造成的傳輸延遲時間為12.8 ns,假設與門的內部延時是0.2 ns,則,對信號A進行簡單計算:

信號A傳輸到C的總延遲時間=與門內部延遲時間+連線延遲時間=12.3 ns

連線延遲時間=12.1 ns

對信號B進行簡單計算:

信號B傳輸到C的總延遲時間=與門內部延遲時間+連線延遲時間=12.8 ns

連線延遲時間 = 12.7 ns

那么,如果假定在time=0.0時刻,信號A由邏輯0值向邏輯1值跳變,信號B由邏輯1值向邏輯0值跳變,則當time=12.1 ns時,與門輸入端A的值為1,輸入端B的值也為1,這使得輸出C在time=12.1+0.2=12.3 ns時刻出現邏輯值1,即為圖5上的“毛刺”,該邏輯1值維持的時間為time=12.7-12.1=0.6 ns(即毛刺寬度為0.6 ns)。

2.5 毛刺消除

消除毛刺的方法很多,比如輸出端引入D觸發器、輸入端引入選通脈沖等[9,10],圖6即為引入選通脈沖后,仿真得出的波形。從圖6可以看出,通過控制選通脈沖P的低電平時間,并保證在信號進入穩態時,在P高電平期間可使門電路有正常的輸出,能很好地消除“毛刺 ”。

圖6 引入選通脈沖P后的仿真波形

3 結 語

在同一個教學內容的學習中,可能有若干個學習環節, 而不同的學習環節其學習任務和目標是不同的,這

就帶來了教學方法的多樣性和綜合性。有針對性的、多樣化的教學手段與方法可以大大提高與改善教學效果,開拓學生思路。本文即介紹了一種將Max+plus Ⅱ引入數字電路“組合電路競爭與冒險現象”這一講的教學方法,實踐證明,該方法取得了良好的教學效果。

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篇8

關鍵詞：數字電路；教學方法；Multisim；仿真

中圖分類號：G642文獻標識碼：A文章編號：1009-3044(2011)28-7058-03

The Exploration of Digital Circuit Teaching and the Useage of Simulation Software

ZONG Xin-Xin

(Institute of Computer Science and Technology, Anhui University of Science & Technology, Huainan 232001, China)

Abstract: From the current situation of teaching Digital Circuit, exploring and improving the existing teaching method and means are presented in this paper. Using Multisim in Digital Circuit teaching has greatly stimulated students' interests and has enhanced the students' ability of practice.It has made a better teaching effect.

Key words: digital circuit; teaching methods; multisim; simulation

從事計算機硬件教學的老師都知道，對于計算機專業的學生而言，數字電路是計算機專業學生硬件的專業基礎課，這門課程的學習不僅為后續的計算機組成原理，單片機等硬件類課程打下基礎，而且更為重要的是通過這門課程的學習，使學生建立對硬件類課程的學習興趣。如果學生從這門課程開始就對計算機硬件類課程產生了畏難情緒，以后課程的展開是相當困難的。所以這門課程的教學工作承擔了雙重責任：一是讓學生掌握數字電路的基礎知識以及分析設計方法，具備查閱和使用集成電路和讀圖的能力；二是使學生喜歡上硬件類課程，建立對硬件類課程的興趣和探索精神。因此，這門課程如何展開教學，采用何種教學手段，如何提高學生興趣，如何使理論和實踐更好的結合是每一個教師思索的問題，也是本文所討論的重點。

1 教學方法和手段

1.1 知識點結構框圖化

在每一章每一節內容開始講授和小結的時候，將知識點以結構圖的形式展示給學生，使學生有一目了然的感覺，對自己要學的和學過的知識點有清晰的脈絡。例如在講述邏輯函數的描述方法時，給出下列的結構框圖（如圖1所示）。

在講述這個框圖時，學生對真值表，卡諾圖還沒有感性認識，可在黑板上畫一個真值表和卡諾圖，使學生初步認識它們的形式，也了解了邏輯函數的幾種描述方法。

1.2 教學內容的加減法

數字電路發展很快，對數字電路的講授應符合數字電路的發展趨勢，使學生能學有所用，而不是滿腹經綸無用之地，這也就是說，要讓學生了解數字邏輯電路的最新發展。但俗話說萬丈高樓平地起，我們并不能忽視數字電路的基礎理論與基礎知識。這就要求我們要在有限的時間之內，讓學生具備扎實的數字電路基礎知識，了解現代數字電路的設計方法和相關工具軟件的使用。因此在教學內容安排上做了這樣一些調整，重視邏輯代數和邏輯函數基礎理論的教學，在組合邏輯電路教學中適當減少中小規模集成電路內部分析和設計，適當增加使用vhdl語言設計組合邏輯電路和時序邏輯電路，學會Multisim11仿真軟件的使用方法，讓學生有一個較高的起點和平臺來應用所學的知識。[1]例如我們在講到組合電路分析時，常常會將一位全加器給學生作為例題講解，并且給學生建立全加器的概念：能實現三個一位二進制數相加（被加數、加數和低位進位），得到一位和及一位向高位進位的加法器。在接下來的組合設計內容中我們就適時的增加了用vhdl語言設計一位加法器的內容。

1.3 貼近生活的教學舉例

數字電路由于其系統性強，邏輯性強，從始至終教學中穿插著卡諾圖，邏輯公式，真值表，特性方程，狀態圖，狀態轉移表等內容，很容易讓學生產生內容相似的疲勞感，因此在課堂教學中采用貼近生活的舉例可以使學生覺得這門課有趣，實用，很容易產生親切感，讓枯燥的課堂學習變得輕松愉快，學習效率也隨之提高。例如在組合電路分析教學中給出密碼鎖電路圖，讓學生分析開鎖的密碼是什么。組合電路設計中舉例交通燈故障的判別電路，利用優先編碼器74LS148和門電路設計醫院優先照顧重癥患者呼叫的邏輯電路等等。除了課堂老師的舉例之外，還通過布置作業的方式讓學生查閱數字邏輯電路在現實生活中的用處，并設置課堂討論時間讓學生交流自己所了解的知識。這樣不僅激發了學生濃厚的學習興趣，使其體會到學習的樂趣,變被動學習為主動，同時也活躍了課堂氣氛。

2 仿真軟件在數字電路教學中的應用

Multisim是一款主要用于數字電路，模擬電路和集成電路仿真分析的軟件。它具有界面簡單直觀，操作方便，電路仿真能力強，虛擬儀器強大等諸多優點。數字電路是一門實踐性很強的課程，而傳統的教學模式在課堂上理論與實踐聯系的很少，將Multisim引入數字電路的教學，可有效解決傳統教學的不足，在課堂教學演示，課下作業輔導，實驗環節都有其獨特的優勢。其作用主要表現在三個方面。其一，在課堂上，教師和學生可在互動的環境中進行教和學，用事實說話，通過課堂演示可以讓學生觀察到電路的直觀現象，對于學生感覺新鮮好奇，有說服力，對于教師也覺得教的輕松了。其二，將Multisim作為一個課后學習輔助工具，在課后作業的輔導方面發揮著很大作用，一方面學生可以通過軟件來驗證自己作業的正確性，另一方面可以使有興趣學生在課外進行更深入的學習，從而達到培養學生學習興趣及動手能力的目的。其三，在實驗環節上，我們現在通常采用傳統的硬件實驗箱，傳統的實驗具有現象直觀，易于接受的特點，但是實驗多是驗證性的，并且由于學生操作不當和實驗箱老化，容易出現一定損耗；而以Multisim為平臺展開的實驗，設計，布線，仿真都很簡單，也符合現在電路設計的發展方向，可以作為傳統實驗的有益補充。[2]

2.1 Multisim在課堂教學中的演示

Multisim具有直觀的圖形界面，它的整個操作界面就像一個電子實驗工作臺，教師在課堂上繪制電路圖十分方便，將元器件和仿真測試儀器直接拖放到屏幕上，用鼠標拖拽導線就可將它們連接起來，測量數據、波形和特性曲線如同在真實儀器上看到的一樣。Multisim包含的豐富測試儀器使得它在課堂上演示生動，直觀，易于被學生接受。例如，在進行集成計數器74160這一小節的教學時，首先讓學生了解74160是一個可預置數的十進制同步加法計數器，LOAD'是置數端，低電平有效，置數是同步的，當置數端為低電平時，在 CP 上升沿作用下，輸出端 QAQBQCQD與數據輸入端 ABCD 一致；CLR'是清零端，清零端是異步的，當清除端CLR'為低電平時，不管時鐘端CP狀態如何，即可完成清除功能；74160的計數是同步的，當 ENP、ENT 均為高電平時，在CP上升沿作用下計數器加法計數；74160具有超前進位的功能，計數溢出時，RCO端輸出一個高電平。接著給出74160的功能表，如表1所示。

對于集成電路芯片，我們不要求學生了解芯片的內部結構，但是學生必須要會查閱使用芯片的數據手冊。在了解了74160的芯片引腳和功能后，就可以應用multisim11來學習這個芯片。為了使學生能夠一步一步地深入了解和學習這個芯片，我們采用搭積木的方式來展開內容，首先在multisim的工作電路區上放置電源，信號發生器，74160，七段數碼管和邏輯分析儀[3]，然后以導線或總線使各個部件連在一起，再將信號發生器和邏輯分析儀的頻率設置成相同的，建立如圖2的電路圖，啟動仿真，就可以直觀的看到，電路工作在計數狀態，數碼管從0～9不斷變化，打開邏輯分析儀，可以看到，當計數到9時，RCO產生一個超前的高電平進位。

為了進一步講解置數端和清零端的用法，我們要求用此芯片分別以置數法和清零法實現模6計數器。對于74160，一定要對學生強調它是異步清零和同步置數的。

使用置數法時，模6計數器，也就是要計6個狀態，在這里采用0100、0101、0110、0111、1000和1001這6個狀態，也就是說，當計數到1001時，要產生置數信號，使下個時種信號到來的時候， QDQCQBQA被置成0100，從而跳過0000到0011。

采用置數法電路圖如圖3所示，在這里將QDQA輸出接個與非門，當QDQCQBQA=1001時，與非門輸出為0，置數端得到有效電平，在CP上升沿到來時，QDQCQBQA=DBCA被置成0100。通過仿真，可以看到計數器在4到9之間的6個狀態計數。

使用清零法時，采用的是0000、0001、0010、0011、0100、0101這6個狀態，也就是說，當計數到0101時，要產生清零信號，在QCQA接與非門，理論上QDQCQBQA=0101時，產生清零信號，可將QDQCQBQA清零，仿真后看到的結果是，計數在0到4變化，沒有計到0101這個狀態。這究竟是為什么呢，打開邏輯分析儀查看波形，看到只要QDQCQBQA=0101，與非門輸出立刻為0，清零是異步的，只要清零信號到來，不論CP如何，計數器立即清零，所以計數器根本沒有計到0101這個狀態，要想計數到0101的穩態，必須在0110時產生清零信號。修改電路圖，在QCQB端接與非門，再次仿真，得到如圖4所示的波形圖，從圖上可以清楚的看到計數到0101狀態后，下個計數狀態是0000。

接著我們又給學生布置了這樣的課后思考題，如何應用74160實現百進制計數器和24進制計數器，并請仿真驗證自己的想法。通過這個完整例子的透徹分析，學生不僅掌握了74160這個芯片，對于其他同步計數器芯片也能夠做到輕松應用，起到舉一反三的效果。

2.2 Multisim作為作業伴侶

Multisim因其方便的界面，豐富的原件庫和逼真的虛擬儀器。在學生的課后作業中扮演著重要的角色，大大減輕了教師的負擔。例如在學習邏輯代數基礎和組合電路中，我們教會學生使用邏輯轉換儀，這個儀器可以將電路圖、真值表和邏輯表達式進行方便的轉換，可以進行邏輯函數的化簡。在學完函數化簡后給學生布置這樣的習題Y=(A'+B')C+BCD'+AD，不管學生是用卡諾圖還是公式進行化簡，最后結果是否正確，學生自己可以用邏輯轉換儀來驗證。學生在Multisim工作區放置邏輯轉換儀后，雙擊打開它，在最下方的顯示區輸入邏輯表達式，點擊表達式到真值表按鈕，出現這個函數的真值表，再進一步點擊真值表到最簡與或式按鈕，在顯示區出現AD+C，也即函數化簡的最簡結果。從簡單的邏輯代數基礎知識，到復雜的組合、時序電路分析設計，學生都可以用Multisim驗證自己的作業，并且給學生更大的學習和思考空間。

3 結束語

改進現有的教學方法和手段，將EDA技術應用于數字電路的教學，是對此課程的教學改革。通過近幾年的教學探索，取得了較好的教學效果，學生對數字電路課程的興趣大大提高，理論聯系實際能力增強，動手能力增強。學生不僅掌握了數字電路的基礎知識，而且掌握了現在數字電路的設計方法和新技術，為以后從事電子設計工作打下良好的基礎。

參考文獻：

[1] 白凈，張雪英. 《數字電路邏輯設計》課程的教學實踐研究[J]. 電氣電子教學學報，2007(s1):72-74.

篇9

關鍵詞：避雷器 放電計數器 避雷器監測器

中圖分類號：TM862 文獻標識碼：A 文章編號：1672-3791（2016）09（b）-0032-02

根據設計目的要求，所研發設計的便攜式避雷器監測器綜合校驗裝置需要實現的兩大功能模塊：組合波（1.2/50 μs的電壓波，8/20μs的電流波）發生電路和工頻電流（0.1～10 mA）產生電路。組合波發生電路采用已有的便攜式測試儀電路實現，以產生大于100 V的沖擊電壓信號，達到避雷器計數器國家標準（JB 2440-91）中的下限動作電壓。工頻電流裝置采用單片機加D/A芯片、軟件硬件結合的方式產生。通過程序設計，控制單片機產生合理的信號，經過D/A轉換，達到產生正弦波的目的。

1 概述

避雷器的類型主要有保護間隙、閥型避雷器和氧化鋅避雷器。保護間隙主要用于限制大氣過電壓，一般用于配電系統、線路及變電所進線段保護。閥型避雷器與氧化鋅避雷器用于變電所和發電廠的保護，在500 kV及以下系統主要用于限制大氣過電壓，在超高壓系統中還將用來限制內過電壓或作為內過電壓的后備保護。

避雷器放電計數器和避雷器監測器起著監測避雷器泄漏電流和用作雷擊次數統計的作用。串接在避雷器接地回路中，監測器中的毫安表用于監測運行電壓下通過避雷器的漏電流有效值，可以判斷避雷器內部是否受潮，元件是否異常等情況，從而提早有效地發現避雷器內部缺陷，避免運行中事故的發生。動作計數器則是記錄避雷器在過電壓下動作的次數，若避雷器在過電壓下頻繁動作，如果處理不及時還容易造成避雷器爆炸的危險情況。

在正常運行電壓下，流過計數器的漏電流非常小，計數器不動作。當避雷器通過雷電波、操作波和工頻過電壓時，強大的工作電流從計數器的非線性電阻通過，經過直流變換，對電磁線圈放電而使計數器吸動一次，來實現測量避雷器動作次數的裝置，這是常用避雷器監測器的工作原理。在結構上大多采用電阻片取壓、電磁線圈動作、計數器顯示、透明玻璃罩、密封橡皮墊、底版及法蘭等進行卡裝密封，高壓出線端從底板中心引出。

避雷器監測器在線運行時間長，容易造成計數器計數不靈敏，泄漏電流測量不準確等問題，對避雷器的正常監測工作造成不利影響。避雷器放電計數器是串在避雷器接地回路中用于監測避雷器動作次數和泄漏電流的設備，其主要故障是“動作計數器不動作”和“泄漏電流表指示不準確”。

以下幾種情況可能е濾出問題。

（1）安裝工藝不佳，在運輸途中顛簸后，計數器卡死而無法動作。（2）密封圈老化，導致內部潮濕、進水，泄漏電流表讀數誤差增大。（3）長時間掛網運行后，表內的閥片老化。（4）避雷器表面的污穢電流流入表里后會導致泄漏電流增加，產生誤判。

針對避雷器監測器容易出現的諸多問題，迫切需要一種方便可靠的現場綜合校驗裝置，能實現現場對避雷器監測器進行雷電計數器動作校驗和泄漏電流校準的工作，以確保監測器功能穩定可靠，進而保證變電站避雷器的正常運行工作。

2 沖擊電壓發生裝置的設計原理

根據GB/T 17626.5-1999電磁兼容試驗和測量技術浪涌（沖擊）抗擾度試驗的規定，能產生開路電壓波形、短路電流波形的信號發生器被稱為組合波浪涌信號發生器（CWG）或組合波信號發生器。

為產生測試校驗所需要的組合波信號，研制的組合波發生電路基本原理如圖1所示，該組合波電路主要包括直流高電壓電源、組合波發生回路、測量部分和單片機接口等部分。高頻升壓電源經充電電阻R1向高壓儲能電容C充電，控制電路通過電容C兩端的電阻分壓器實時監測電容兩端的電壓值，當充電達到預定值時，控制電路停止對電容充電，隨后觸發高壓放電開關閉合，經過組合波發生回路輸出最大幅值為300 V的1.2/50 μs沖擊電壓波和最大幅值為150 A的8/20 μs的沖擊電流波，波形參數滿足國標GB 18802.1-2002的要求。通過電容式分壓器測量試品兩端的沖擊電壓值，將高幅值電壓按線性分壓到單片機可以承受的電壓范圍。通過羅戈夫斯基線圈測量流過試品的沖擊電流信號，將電流信號轉換為單片機容易處理的電壓信號。分壓器和羅氏線圈的輸出沖擊電壓信號先經過高精度峰值保持電路，然后通過AD模塊進行測量和數據采集，將對應的數字信號提供給控制電路進行進一步的控制和顯示。整個儀器采用8051單片機作為智能控制單元，采用C語言編程實現智能控制、數據采集、存儲和顯示等功能。

3 工頻電流發生裝置的原理

穩定工頻電流產生電路原理是利用已有的變頻模塊（輸入50 Hz工頻信號，輸出可以得到高達100 V的工頻電壓）產生一個幅值可調的工頻電壓，加在避雷器監測器兩端，通過控制單片機輸出50Hz工頻小信號的幅值，來達到控制變頻模塊輸出電壓，進而控制測試回路的電流的目的。為了在測試回路中得到穩定的電流值（從0.1～10 mA多檔位的電流值）的目的，需要在測試回路中加入電流負反饋環節，反饋信號與單片機所加信號進行比較，達到閉環控制單片機輸出正弦波幅值的效果，進而最終穩定測試回路電流值的目的。

4 預計效益

研究設計便攜式避雷器計數器綜合校驗裝置，能產生最大幅值為6 kV的1.2/50 μs沖擊電壓波（負載側開路時）、最大幅值為3 kA的8/20 μs的沖擊電流波（負載側短路時）的組合波，實現對避雷器計數器的動作次數校驗。該裝置能產生開口電壓不低于100 V的0.1～10 mA的標準工頻電流，以校驗避雷器計數器的電流指示準確度。

方便對避雷器的監測和試驗，便于日常電網設備的運行和維護，確保避雷器的可靠性，提高避雷器對各類過電壓的保護性能，大大降低各類過電壓對電網設備安全穩定運行的影響?？梢詼p少停電和設備因過電壓而損壞，具有較好的經濟效益和社會效益。

參考文獻

篇10

關鍵詞:生本教育;電子技術基礎教學;模式構建

中圖分類號:G4

文獻標識碼:A

文章編號:1672-3198(2010)15-0271-02

1 引言

當前,隨著信息技術突飛猛進的發展,微電子集成電路也在不斷開辟著新的領域。《電子技術基礎》教學在這樣的專業發展背景之下,也應進行基于綜合素質與創新能力的教學改革,以適應人才培養需求。作為電子信息類、電氣信息類、計算機應用等信息類專業一門重要的技術基礎課,《電子技術基礎》課程的目標是使學生掌握電子技術的基本知識與技能。基于學生的基本素質以及人才市場的具體需求,本文結合“生本教育”理念,對《電子技術基礎》教學的新模式進行闡述。

2 生本教育的內涵

2.1 生本教育價值觀的核心

生本教育價值觀的核心是“以學生為出發點”。在生本教育理念下,教育的服務對象是學生,因此,在教學過程中應將學生的實際特點和需求作為出發點和落腳點,將學生視為教育的本體。學生在教育行為中所獲得的認知和體驗對其自身有著鮮明的塑造作用,學生的主體性在教育進程中應該得到充分的發揮。在《電子技術基礎》課程的教學中,尤其應該注重對學生本身的專業能力、創新精神等內在品質的構建。在教學行為中,應聚焦于學生與教育資源之間的互動過程,將學生的主體作用充分發揮出來,關注學生的自我實現。

2.2 生本教育倫理觀的重心

生本教育倫理觀的重心是對學生人格的尊重和對學生需求的正視,將學生視為一個獨立的個體,這同時也體現了生本教育的內涵與本質。對學生人格的尊重,應該充分體現在師生教學過程中對學生學習潛力、專業稟賦、個體特征的關注和支持。應該充分意識到,學生是一個具備自我激勵功能的完整系統,在學習的進程中假如得到教師的鼓勵,則會繼續發揮潛能,直至走向更高的學習境界。在《電子技術基礎》教學中,教師應注重在教學中誘導學生自身的激勵力量,將學習的外部動力逐步轉換為學生的內部動力,從而使學生的綜合素質更加完善。

例如,在“組合邏輯電路”這章節上,其教學目的主要是引導學生了解組合電路的用法,激發學生的想象力,然后自己設計出作品。上課時我提問學生從生活中說一說自己對組合邏輯電路的理解。同學們紛紛展示了他們在前一天晚上自學的發現,在一輪積極的發言過后,課堂暫時平靜了,我就習慣性地順口問道:“還有發現嗎?”這時一位幾乎是從不主動發言的同學舉起了手,我有些興奮地點起他,沒想到他提出了這樣的問題:“我昨晚想了一下,想設計一個密碼門”。我一愣,隨機意識到這是一個很好的學習組合邏輯電路設計的例子。我對他進行了一番表揚(以后該生在學習上更加的主動和積極了,期末考該生成績也得到大大的提高),隨后引入更深層的課題,如果設計一個密碼門,怎樣設計?大家都進入了積極的討論中……

在生本教育倫理觀的指導下,充分尊重學生,正視學生的個體發展,特別是后進生在生本教育倫理觀的指導下更加積極更加主動的參與學習和討論,成績得到迅速的提高。

2.3 生本教育行為觀的中心

生本教育行為觀的中心是通過學生自身的努力完成知識與能力的內化過程。因此,在教學進程中,應該通過依靠學生自身的行為,促使其在教師的引導和支持之下順利地完成內化的過程。人本主義心理學認為,“沒有人能教會任何人任何東西?！痹谏窘逃哪Ｊ较?學習者居于機體活動與意識活動同步的狀態中,起到更好的效果。在《電子技術基礎》教學中筆者發現,如今的學生普遍擁有獨立的意識,而其知識面與從前的學生相比也更加寬泛和豐富,社會的變化與發展也突飛猛進。因此,在教學中,應盡力為學生構建有利于其專業素質和知識素養提升的環境與條件。將學生視為教學行為中的重要角色,激發起他們的能力與動力,提升其學習的積極性。

例如在學完“組合邏輯電路”章節內容后,進行實驗設計學習時,我不是先由教師提出教學內容,而是作了全新的設計,我愁眉苦臉走入課室,學生一見就非常好奇,互相交頭接耳。我見到已引起學生注意,馬上說:“我們學校要進行電子知識問答競賽,我負責這個項目的競賽,我在想怎樣才能保證競賽過程中,搶答這環節中誰按鈴最快的準確性?！睂W生開始議論紛紛,并提出用機器最準確。我立即接上:“這提議不錯,但是用什么機器呢?”在我的引導下,有學生提出了搶答器。我再引導:“人數多怎么辦?搶答器能實現這個功能嗎?”“老師,多路智力搶答器吧!”我繼續問,那么同學們能幫我設計一個方案嗎?學生顯得很興奮,進行討論如何設計等……整節課的內容完成得非常順利,教學效果很顯著。學生也非常積極和主動,因為結論,都是他們自己得出的!

3 基于生本教育理念下的《電子技術基礎》教學模式

3.1 生本教育理念下的《電子技術基礎》教學模式

3.1.1 生本教育的原則

生本教育的原則是以學生為基本出發點,即“一切為了學生,高度尊重學生,全面依靠學生”。在這樣的教育原則之下,學生才能夠真正變成學習的主導者。在《電子技術基礎》課程中引入生本教育模式,就是要一改傳統的灌輸性教學模式,教師不將過多的干預性指令強加給學生,放手讓學生發揮自身的積極性和創造潛能,盡可能的自主學習。在生本教育模式之下,教師對學生的獨立意識給予充分的尊重,確保學生擁有相對獨立的學習空間與活動空間。在此基礎上進行相應情景的創設,充分激發學生的自我意識。

3.1.2 《電子技術基礎》教學中的生本教育的實施

生本教育的核心是培養學生的綜合素質與創新能力,《電子技術基礎》課程的重要性是不言而喻的。在生本教育理念下,應該減少驗證性實驗的比重,重點開設設計性試驗,并在此基礎上探索生本教育的最優化模式。在整體把握學生基本情況的基礎上,《電子技術基礎》教學可以采取以下步驟:

(1)課始引導學生自主體驗知識。第一步,引導學生運用自己掌握的學習技能預習新課;第二步,教師根據新課的特點,有針對性地設計問題,讓學生帶著這些問題主動自學教材,探索方法,嘗試生疑,比如加法器、編碼器、譯碼器、顯示電路等。學生通過驗證性的實驗過程,更加深入的理解了理論知識以及它們的功能。在此基礎上自行體驗對所學知識的獨特理解;第三步,搜索和本節內容有聯系的已學過的知識或已了解的相關知識;第四步,試著運用已有知識來解決本課新知,并整理出自己在解決問題過程中遇到的困惑,以便在下一步驟中交流。

以“組合邏輯電路”章節為例,在該教學過程中,為使學生理解組合邏輯電路的原理、設計過程和應用,教師可以進行如下的課始引導過程。

表1

教學過程問題線索學生活動設計意圖

提出問題從生活經驗中說一說你對組合邏輯電路的認識用已有知識數字電路基礎和邏輯門電路等知識進行分析和探討各個組合邏輯電路的原理、功能和設計過程等了解學生對邏輯電路知多少,以此作為“以學定教的依據。

(2)課中引導學生主動參與過程。在這個環節突出”少教多學“,注重激發學生對課堂教學強烈的參與與欲望,運用啟發學生自我學習的策略讓其主動探求。這時教師擔任輔助的角色,要促使學生主動把學到的知識融合進自己原有的知識體。如讓學生自己選擇題目,通過自行采購元器件、親自安裝調試,最終完成實驗。綜合性實驗可以培養學生科學的工作作風以及解決實際問題的能力。實驗模式也要有所改進,應該引入新的技術與器件,進行開放式教學,此外,要充分利用當前一些功能強大的軟件,完成仿真類實驗教學,從而從多個不同角度和側面,運用生本教育的思維模式和理論方法提升學生的能力。

例如,以”組合邏輯電路“章節為例,可設計如下課中教學過程:

表2

教學過程問題線索學生活動設計意圖

實驗探究

(1)加法器設計與應用觀察他們的組成以及輸入輸出信號讓學生掌握加法器的設計過程

(2)編碼器設計與應用觀察他們的組成以及輸入輸出信號讓學生掌握編碼器的設計過程

(3)譯碼器設計應用觀察他們的組成以及輸入輸出信號讓學生掌握譯碼器的設計過程

學生演示通過上述實驗,在小組中說一說你對組合邏輯電路的理解學生根據實驗觀察到的現象,歸納總結組合邏輯電路的設計過程和應用原理使學生掌握組合邏輯電路的設計,進行設計其他電路。

學生通過了以上三個實驗的探究,學會了組合邏輯電路的設計過程,發現它們的設計過程都是大同小異。

通過上述的課程設計,在教學過程中把學習內容變為學生的活動過程。這樣大大的激發了學生的自主學習性。

(3)課末引導學生積極遷移知識。課后引導學生主動參與認識的延伸練習,能培養學生自覺地鞏固、深化和運用課堂所學的知識能力和習慣,學會鞏固、運用知識的科學方法。引導學生重點放在那些具有廣泛遷移價值的學習材料上。在這一環節中,要緊扣學習目標,設計能夠鞏固知識和知識遷移的訓練題目,讓學生當堂獨立完成。教師的主要任務是巡視搜集答題信息,組織講座和講評,重點展示解決問題的思維過程。譬如,拆開的電動機、變壓器、示波器、電視機、電流表、電壓表以及電子電路中的晶體管、雙連電容器、中周、集成塊等。這些元器件讓學生隨時參觀,甚至可自己動手拆卸以看清其內部結構,以節省學時提高效率。實驗室可研制一套電子元器件及應用的多媒體教學系統,介紹電子元器件的性能參數、應用及最新發展,以便學生了解電工學科的最新發展動態,開發電子元器件數據庫,方便學生查詢使用,該系統可加載到校園網上,方便學生學習使用。實驗室可以每年組織一些電子技術第二課堂活動和競賽,并把所選取的優秀作品作為陳列內容,以增加電子類學科的吸引力,提高學生對該學科的學習興趣,豐富學生的電子技術知識,進一步拓寬知識面。

3.2 基于生本教育理念下的《電子技術基礎》教學模式的可行性與意義

對學生的尊重,是生本教育的本質和基本原則,其關鍵是從內部和外部了解學生。在生本教育理念之下,有利于增強學生的學習自信心,有利于學生養成良好的自主學習習慣,有利于學生運用合理的學習方式進行學習。

本學期通過《電子技術基礎》的生本教育實踐,全班同學總體成績有很大的提高,在幾次的考核過程中,學生的及格率均達到了90%以上,較以往沒有開始生本教育之前提高了13%。這說明了在生本教育實踐中,使強者更強,弱者也逐漸變強。

4 結語

在電子專業課程中開展生本教育,筆者在不斷地深入學習、積累與研究。通過對《電子技術基礎》的生本教育,筆者發現生本喚醒了學生也喚醒了教師。學生在課堂上猶如魚兒得水,自由暢游;教師在課堂上精神是愉悅的,教師在生本教育實踐中不斷地收獲幸福。電子專業作為工科學科,具有很強的實踐性,如何在專業課程中開展生本教育、全面鋪開生本教育模式,仍需我們的教育工作者不斷地研究與實踐。

參考文獻

[1]朱開炎.生本教育的生態課堂教學模式[J].課程?教材?教法,2004,(5).

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